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J-GLOBAL ID：200902186270052663   整理番号：96A0604486

ディープサブミクロンMOSトランジスタ技術 0.1μm以下MOSFETの高性能化検討

Study on the Realization of High Performance MOSFETs with Gate lenths 0.1μm and Below.

著者 (7件)： 百瀬寿代 (東芝 研開セ) ,  小野瑞城 (東芝 研開セ) ,  吉富崇 (東芝 研開セ) ,  大黒達也 (東芝 研開セ) ,  斎藤雅伸 (東芝 研開セ) ,  中村新一 (東芝 研開セ) ,  岩井洋 (東芝 研開セ)
資料名： 電子情報通信学会論文誌 C-2  (Transactions of the Institute of Electronics, Information and Communication Engineers. C-2)
巻： 79  号： 6  ページ： 218-227  発行年： 1996年06月 
JST資料番号： L0196A  ISSN： 0915-1907  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： MOSFETの性能向上には,ゲート長の微細化が有効である。し...

シソーラス用語： MOSFET ,...

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分類 (1件)： トランジスタ  (NC03070N)

引用文献 (15件)：

• G. A. Sai-Halasz. Design and Experimental Technology for 0.1-μm Gate Length Low-Temperature Operation FETs. IEEE Electron Device Lett. 1987, vol.EDL-8, no.10, 463-466
• HASHIMOTO, T. 3 V Operation of 70 nm Gate Length MOSFET with New Double Punchthrough Stopper Structure. Ext. Abs. of Int. Conf. on Solid State Device and Materials, Tsukuba. 1992, 490-492
• ONO, M. Sub-50 nm Gate Length n-MOSFETs with 10nm Phosphorus Source and Drain Junctions. IEDM Tech. Dig., Washington D.C. 1993, 119-122
• HORI, A. 0.05μm-CMOS with ultra shallow source/drain junctions fabricated by 5keV ion implantation and rapid thermal annealing. IEDM Tech. Dig., San Francisco. 1994, 485-488
• TAKEUCHI, K. Effects on the velocity-saturated region on MOSFET scaling. Symp. pn VLSI Tech. Dig., Kyoto. 1993, 37-38

タイトルに関連する用語 (4件)： ディープサブミクロン ,  MOSトランジスタ ,  MOSFET ,  高性能化