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J-GLOBAL ID：200902194260187814   整理番号：95A0702234

バックゲート・パイアス効果の削減による高抵抗負荷SOI SRAMセルの低電圧動作

LSI Memory Device, Circuit and Architecture Technologies for Multimedia Age. Low-Voltage Operation of a High-Resistivity Load SOI SRAM Cell by Reduced Back-Gate-Bias Effect.

著者 (9件)： YAMAGUCHI Y (Mitsubishi Electric Corp., Itami-shi, JPN) ,  TAKAHASHI J (Mitsubishi Electric Corp., Itami-shi, JPN) ,  YAMAGUCHI T (Mitsubishi Electric Corp., Itami-shi, JPN) ,  WADA T (Mitsubishi Electric Corp., Itami-shi, JPN) ,  IWAMATSU T (Mitsubishi Electric Corp., Itami-shi, JPN) ,  JOACHIM H-O (Mitsubishi Electric Corp., Itami-shi, JPN) ,  INOUE Y (Mitsubishi Electric Corp., Itami-shi, JPN) ,  NISHIMURA T (Mitsubishi Electric Corp., Itami-shi, JPN) ,  TSUBOUCHI N (Mitsubishi Electric Corp., Itami-shi, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E78-C  号： 7  ページ： 812-817  発行年： 1995年07月 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 薄膜SOI MOSFETを用いた高抵抗負荷SRAMセルの安定...

シソーラス用語： 半導体集積回路 ,...

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分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (9件)：

• DENNARD, R. H. Design of ion-implanted MOSFETs with very small physical dimensions. IEEE J. Solid State Circuits. 1974, vol.9, 256-268
• BACCARANI, G. Generalized scaling theory and its application to 1/4 micron MOSFET design. IEEE Trans. Electron Devices. 1984, vol.31, 452-462
• ISHIBASHI, K. A 1-V TFT-load SRAM using a two-step word-voltage method. IEEE J. Solid State Circuits. 1992, 27, 11, 1519-1524
• MALHI, S. D. S. Novel SOI CMOS design using ultra thin near intrinsic substrate. Tech. Dig. of IEDM 1982. 107-110
• COLINGE, J. P. Reduction of floating substrate effect in thin-film SOI MOSFETs. Electronics Letters. 1986, 22, 4, 187-188

タイトルに関連する用語 (4件)： SOI ,  SRAM ,  セル ,  低電圧