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J-GLOBAL ID：200902197879223857   整理番号：01A0382541

CMOSディジタル回路における基板雑音低減のための物理的設計指針

Physical Design Guides for Substrate Noise Reduction in CMOS Digital Circuits.

著者 (5件)： NAGATA M (Hiroshima Univ., Higashi-Hiroshima, JPN) ,  NAGAI J (Fujitsu TEN Company,Ltd., JPN) ,  HIJIKATA K (Matsushita Electric Company,Ltd., JPN) ,  MORIE T (Hiroshima Univ., Higashi-Hiroshima, JPN) ,  IWATA A (Hiroshima Univ., Higashi-Hiroshima, JPN)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 36  号： 3  ページ： 539-549  発行年： 2001年03月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 記憶装置の読み取りチャネル,高速ネットワーク,CMOSイメー...

シソーラス用語： *雑音低減 ,...
準シソーラス用語： 基板雑音 ,...

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分類 (2件)： 集積回路一般  (NC03161C) ,  雑音一般  (ND04010J)

タイトルに関連する用語 (5件)： CMOS ,  ディジタル回路 ,  基板雑音 ,  物理的設計 ,  指針