文献

J-GLOBAL ID：200902223466730530   整理番号：08A0322461

トランジスタ領域毎に最適化された複数歪技術を用いる45nmノード高性能・低リークバルクロジックプラットフォーム技術

High-Performance and Low-Leak Bulk Logic Platform Utilizing FET Specific Multiple Stressors with Highly Enhanced Strain for 45-nm CMOS Technology

著者 (23件)： 宮下俊彦 (富士通研) ,  池田圭司 (富士通研) ,  KIM Y. S. (富士通研) ,  山本知成 (富士通研) ,  三本杉安弘 (富士通研) ,  落水洋聡 (富士通研) ,  迫田恒久 (富士通研) ,  南方浩志 (富士通研) ,  早見由香 (富士通研) ,  大越克明 (富士通) ,  島宗洋介 (富士通研) ,  福田真大 (富士通) ,  岡部堅一 (富士通) ,  久保智裕 (富士通) ,  田島貢 (富士通) ,  山本智彦 (富士通) ,  大和田保 (富士通) ,  森年史 (富士通) ,  助川和雄 (富士通研) ,  筑根敦弘 (富士通研) ,  池田和人 (富士通研) ,  加勢正隆 (富士通) ,  杉井寿博 (富士通研)
資料名： 電気学会電子デバイス研究会資料  (電気学会研究会資料)
巻： EDD-08  号： 36-45  ページ： 35-39  発行年： 2008年03月06日 
JST資料番号： Z0910A  資料種別： 会議録 (C)
記事区分： 短報  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 45nmノードハイパフォーマンスバルクロジックプラットフォーム技術に関して述べた。近年の急速なモバイルコンピューティング或はデジタル家電マーケットの拡大に伴い,消費電力の増大を招くことなく更なるCMOSデバイス特性の改善要求が益々高まってきている。しかし,High-k材料を用いない従来のSiONゲート絶縁膜においては,その膜厚はゲートリークのクライテリアからは既に物理限界に達しているため,消費電力低減と同時にデバイス特性改善の手段として歪シリコンに依る所は大きく,ハイパフォーマンステクノロジにおいて複数歪技術の導入は必要不可欠なものとなっている。そこで,大規模クラスタコンピュータシステムをターゲットとしてその技術を実験検討した。そして,コアトランジスタの高駆動電流をコア回路毎に最適化された複数歪技術の適用により達成するなど,この技術は,45nmノードハイパフォーマンステクノロジとして十分な競争力を有しているといえるとした。

シソーラス用語： *トランジスタ ,  範囲 ,  最適化 ,  技術 ,  半導体素子 ,  消費電力 ,  ゲート絶縁膜 ,  領域 ,  *歪シリコン ,  酸化チッ化ケイ素 ,  改変
準シソーラス用語： CMOSデバイス ,  SiON ,  コアトランジスタ ,  *バルクロジック ,  *プラットフォーム技術 ,  特性改善 ,  複数歪技術

分類 (2件)： 固体デバイス製造技術一般  (NC03030V) ,  研究開発  (NA01030B)

引用文献 (7件)：

• H. Ohta, Y. Kim, Y. Shimamune, T. Sakuma, A. Hatada, A. Katakami, T. Soeda, K. Kawamura, H. Kokura, H. Morioka, T. Watanabe, J. Oh, Y. Hayami, J. Ogura, M. Tajima, T. Mori, N. Tamura, M. Kojima, and K. Hashimoto,“High Performance 30 nm Gate Bulk CMOS for 45 nm Node with S-shaped SiGe-SD,” IEDM Tech. Dig., pp. 247, 2005.
• T. Yamamoto, T. Kubo, T. Sukegawa, A. Katakami, Y. Shimamune, N. Tamura, H. Ohta, T. Miyashita, S. Sato, M. Kase, and T. Sugii,“Advangates of a New Scheme of Junction Profile Engineering with Laser Spike Annealing and Its Integration into a 45-nm Node High Performance CMOS Technology,” Symp. on VLSI Tech. Dig, pp. 122, 2007.
• H. Ohta, H. Fukutome, T. Sakuma, A. Hatada, K. Ohkoshi, K. Ikeda, T. Miyashita, T. Mori, and T. Sugii,“Novel Thin Sidewall Structure for High Performance Bulk CMOS with Charge-Assisted Source-Drain-Extension,” Symp. on VLSI Tech. Dig., pp. 120, 2007.
• A. Wei, M. Wiatr, A. Mowry, A. Gehring, R. Boschke, C. Scott, J. Hoentschel, S. Duenkel, M. Gerhardt, T. Feudel, M. Lenski, F. Wirbeleit, R. Otterbach, R. Callahan, G. Koemer, N. Krumm, D. Greenlaw, M. Raab, and M. Horstmann,“Multiple Stress Memorization In Advanced SOI CMOS Technoogies,” Symp. on VLSI Tech. Dig., pp. 216, 2007.
• H. Nii, T. Sanuki, Y. Okayama, K. Ota, T. Iwamoto, T. Fujiimaki, T. Kimura, R. Watanabe, T. Komoda, A. Eiho, K. Aikawa, H. Yamaguchi, R. Morimoto, K. Ohshima, T. Yokoyama, T. Matsumoto, K. Hachimine, Y. Sogo, S. Shino, S. Kanai, T. Yamazaki, S. Takahashi, H. Maeda, T. Iwata, K. Ohno, Y. Takegawa, A. Oishi, M. Togo, K. Fukasaku, Y Takasu, H. Yamasaki, H. Inokuma, K. Matsuo, T. Sato, M. Nakazawa, T. Katagiri, K. Nakazawa, T. Shinyama, T. Tetsuka, S. Fujita, Y. Kagawa, K. Nagaoka, S. Muramatsu, S. Iwasa, S. Mimotogi, K. Yoshida, K. Sunouchi, M. Iwai, M. Saito, M. Ikeda, Y. Enomoto, H. Naruse, K. Imai, S. Yamada, N. Nagashima, T. Kuwata, and F. Matsuoka,“A 45nm High Performance Bulk Logic Platform Technology (CMOS6) using Ultra High NA (1.07) Immersion Lithography with Hybrid Dual-Damascene Structure and Porous Low-k BEOL,” IEDM Tech. Dig., pp. 685, 2006.

タイトルに関連する用語 (5件)： トランジスタ ,  最適化 ,  歪 ,  ノード ,  高性能