文献

J-GLOBAL ID：200902232663605453   整理番号：09A0036065

独立したゲートをもつダブルゲートトランジスタによるシステムLSIの新レイアウト設計法

著者 (2件)： 廣島佑 (湘南工科大 大学院) ,  渡辺重佳 (湘南工科大 大学院)
資料名： 電子情報通信学会論文誌 C  (IEICE Transactions on Electronics (Japanese Edition))
巻： J92-C  号： 1  ページ： 18-25  発行年： 2009年01月01日 
JST資料番号： S0623C  ISSN： 1345-2827  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： FinFET以上の高密度化が実現できる独立したゲートをもつダブルゲートトランジスタの新レイアウト法を提案した。新方式では,一方のゲート配線の上に厚い絶縁膜を介して別のゲート配線を形成することにより,パターン面積を縮小できる。パターン面積の縮小効果をインバータ,NAND,NOR等の基本回路で定量的に検証し,パターン面積が平面型の27%,FinFETの78%と大幅に低減できることが分かった。またこれらの基本回路の組合せで構成される通信用システムLSI,DRAM用バッファ回路,1bit Full-Adderへの適用検討を行ったところ,従来の平面型トランジスタを用いた場合のそれぞれ49%,16%,55%にパターン面積が縮小できることが分かった。(著者抄録)

シソーラス用語： FET【トランジスタ】 ,  *超LSI ,  配置設計 ,  ゲート【半導体】 ,  配線設計 ,  加算器
準シソーラス用語： FinFET ,  システムLSI ,  ダブルゲート ,  レイアウト設計

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (10件)：

• International Technology Roadmap of Semiconductor 2003 Edition.
• D. Hisamoto, W. Lee, and J. Kedzierski,“FinFETA self-align double gate MOSFET scalable beyond 20 nm,” IEEE Trans. Electron Devices, vol.3, pp. 2320-2325. Dec.2000.
• H. Wong, D. Frank, and P. Solomon,“Device design consideration for double-gate, ground-plane, and single-gate ultra-thin SOI MOSFET’s at 25 nm channel length generation,” IEDM Tech. Dig., pp. 407-410, Dec.1998.
• H. Takato, K. Sunouchi, N. Okabe, A. Nitayama, K. Hieda, F. Horiguchi, and F. Masuoka,“Impact of SGT for ultra-high density LSIs,” IEEE Trans. Electron Devices, vol.38, no.3, pp. 573-578, March 1991.
• S. Watanabe,“Impact of three-dimensional transistor on the attern area reduction for ULSI,” IEEE Trans. Electron Devices, vol.50, no.10, pp. 2073-2080, 2003.

タイトルに関連する用語 (3件)： ゲート ,  システムLSI ,  レイアウト設計