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J-GLOBAL ID：200902238100486626   整理番号：09A0646153

30nmハーフピッチとそれ以下のEUVリソグラフィー: 解像度,感度及びLWRトレードオフの探求

EUV Lithography for 30nm Half Pitch and Beyond: Exploring Resolution, Sensitivity and LWR Tradeoffs

著者 (4件)： PUTNA E. Steve (Intel Corp., OR) ,  YOUNKIN Todd R. (Intel Corp., OR) ,  CHANDHOK Manish (Intel Corp., OR) ,  FRASURE Kent (Intel Corp., OR)
資料名： Proceedings of SPIE  (Proceedings of SPIE)
巻： 7273  号： Pt.1  ページ： 72731L.1-72731L.9  発行年： 2009年 
JST資料番号： D0943A  ISSN： 0277-786X  CODEN： PSISDG  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 半導体に関する国際技術ロードマップ(ITRS)は極端紫外(EUV)リソグラフィを32nm半ピッチ及びそれ以下を実現するための最重要技術選択であるとしている。本論文ではIntel社におけるEUVレジスト開発の戦略と技術開発の現状について報告した。データは≦10mJ/cm²で≦30nmハーフピッチ(HP)L/S解像度と≦4nmLWRを同時に提供するレジストプロセスを確立する可能性を調べるためのIntelマイクロ露光ツール(MET)を用いて取られた。Intelが開発したレジストはアクリル高分子結合光酸発生体と設計されたBARC及び開発済みのリンス材料とを組み合わせた集積材料ソリューションパッケージである。

シソーラス用語： 標準 ,  *半導体プロセス ,  フォトリソグラフィー ,  極端紫外線 ,  分解能 ,  *フォトレジスト ,  露光 ,  光酸発生剤 ,  表面粗さ ,  パターン形成 ,  技術開発 ,  アクリル樹脂 ,  フッ素化重合体 ,  反射防止膜
準シソーラス用語： *32nmノード ,  *EUVリソグラフィー ,  ITRS ,  線幅粗さ

分類 (1件)： 固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (6件)： ハーフピッチ ,  EUVリソグラフィー ,  解像度 ,  感度 ,  LWR ,  トレードオフ