文献

J-GLOBAL ID：200902266826173981   整理番号：09A0577705

アレイ型アーキテクチャに対する相互接続を意識したパイプライン合成

Interconnect-Aware Pipeline Synthesis for Array-Based Architectures

著者 (5件)： GAO Shanghua (Univ. of Tokyo, Tokyo, JPN) ,  YOSHIDA Hiroaki (Univ. of Tokyo, Tokyo, JPN) ,  SETO Kenshu (Univ. of Tokyo, Tokyo, JPN) ,  KOMATSU Satoshi (Univ. of Tokyo, Tokyo, JPN) ,  FUJITA Masahiro (Univ. of Tokyo, Tokyo, JPN)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers))
巻： E92-A  号： 6  ページ： 1464-1475  発行年： 2009年06月01日 
JST資料番号： F0699C  ISSN： 0916-8508  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： ディープサブミクロン時代では,相互接続遅延はVLSI設計で性能に影響を及ぼす可能性のある最重要要因の一つとなりつつある.高水準合成における多数の最先端研究が,相互接続遅延の影響の考察を試みている。事実これらの研究は,相互接続遅延を無視する伝統的手法よりも優れた性能を達成している。しかしアプリケーションが大規模なループを含む際は,並列性を活用して性能を改善する余地はまだたくさんある。本論文では,パイプライン技法を活用し,併せて相互接続遅延を考慮して高水準合成の品質を改善する方法を初めて提案する。提案した方法は,以下2つの特性を備えている。1)相互接続遅延の考慮を計算遅延から分離し,並行データ転送と計算を可能とする,2)モジュロスケジューリングのフレームワークに属し,すべての反復は同一のスケジュールを持ち,周期的に起動される。この方法を,2つの異なる視点から評価した.第一に,この方法を,パイプライン技法を使用しない既存の相互接続意識高水準合成と比較し,実験結果からこの方法により平均約3.4倍の性能改善が得られることを示す。第二に,この方法を,相互接続を考慮しない既存のパイプライン合成と比較し,この結果からこの方法により平均約1.5倍の性能改善が得られることを示す。これに加え,提案したアーキテクチャも評価し,実験結果によりこれは既存アーキテクチャ[1]よりも優れていることを実証する。(翻訳著者抄録)

シソーラス用語： サブミクロン加工 ,  相互接続 ,  遅れ ,  超LSI ,  CAD【計算機】 ,  *回路合成 ,  ループ ,  応用プログラム ,  パイプライン処理 ,  並列処理 ,  並行処理 ,  データ転送 ,  スケジューリング ,  性能評価 ,  改良 ,  実験 ,  *システムアーキテクチャ ,  アレイ回路
準シソーラス用語： 配線遅延 ,  性能改善 ,  評価実験 ,  ディープサブミクロンプロセス

分類 (1件)： CAD,CAM  (JE10000A)

引用文献 (23件)：

• CONG, J. Architecture-level synthesis for automatic interconnect pipelining. Proc. IEEE Design Automation Conf., 2004. 2004
• Semiconductor Industry Association. International Technology Roadmap for Semiconductors. 2003
• XU, M. Layout-driven high level synthesis for fpga based architectures. Proc. ACM Conf. on Design, Automation and Test in Europe, 1998. 1998, 446-450
• MOSHNYAGA, V. G. A floorplan based methodology for data-path synthesis of sub-micron asics. IEICE Trans. Inf. & Syst., D. 1996, E79, 10, 1389-1395
• KANG, D. Layout-driven architecture synthesis for high-speed digital filters. IEEE Trans. Very Large Scale Integr. (VLSI) Syst. 2006, 14, 2, 203-207

タイトルに関連する用語 (5件)： アレイ ,  アーキテクチャ ,  相互接続 ,  意識 ,  パイプライン