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J-GLOBAL ID：200902275383141215   整理番号：08A0557535

シリコン-ゲルマニウムソースを有する二重ゲートトンネル電界効果トランジスタの素子設計及びスケーラビリティ

Device Design and Scalability of a Double-Gate Tunneling Field-Effect Transistor with Silicon-Germanium Source

著者 (7件)： TOH Eng-Huat (National Univ. Singapore (NUS), Singapore) ,  WANG Grace Huiqi (National Univ. Singapore (NUS), Singapore) ,  CHAN Lap (National Univ. Singapore (NUS), Singapore) ,  SYLVESTER Dennis (National Univ. Singapore (NUS), Singapore) ,  HENG Chun-Huat (National Univ. Singapore (NUS), Singapore) ,  SAMUDRA Ganesh S. (National Univ. Singapore (NUS), Singapore) ,  YEO Yee-Chia (National Univ. Singapore (NUS), Singapore)
資料名： Japanese Journal of Applied Physics  (Japanese Journal of Applied Physics)
巻： 47  号： 4 Issue 2  ページ： 2593-2597  発行年： 2008年04月25日 
JST資料番号： G0520B  ISSN： 0021-4922  CODEN： JJAPB6  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： シリコン-ゲルマニウム(SiGe)ソースを有する新しい二重ゲート(DG)トンネル電界効果トランジスタ(TFET)を提案し,相補型金属-酸化物-半導体(CMOS)技術のスケーリング限界を克服し,Mooreの法則をさらに拡張した。SiGeソースの狭いバンドギャップはトンネル幅を低減するのに役立ち,サブしきい値スイングを改善し,オン状態電流を改善した。極めて低いオフ状態電流の60mV/decade以下のサブしきい値スイングを,素子パラメータ及びソースにおけるGe含有量を最適化することにより達成した。初めて,このような技術が,拡張シミュレーションによるロードマップの目標を通して,高性能,低待機電力,及び低電力技術に関してCMOSに取って代わる可能性があることを示した。(翻訳著者抄録)

シソーラス用語： *FET【トランジスタ】 ,  *トンネル効果 ,  *ソース【半導体】 ,  *ケイ素合金 ,  *ゲルマニウム合金 ,  *CMOS構造 ,  スケール ,  ゆらぎ ,  最適化
準シソーラス用語： *トンネル電界効果トランジスタ ,  電界効果トランジスタ ,  *二重ゲート ,  サブ閾値

分類 (3件)： トランジスタ  (NC03070N) ,  金属-絶縁体-半導体構造  (BM03085X) ,  固体デバイス製造技術一般  (NC03030V)

引用文献 (13件)：

• G. E. Moore: Electronics 38(1965)114.
• International Technology Roadmap for Semiconductors (2006)[http://www.itrs.net/].
• M. Lundstrom: IEDM Tech. Dig., 2004, p. 789.
• D. J. Frank, R. H. Robert, E. Nowak, P. M. Solomon, Y. Tam, and H.-S. P. Wong: Proc. IEEE 89(2001)259.
• E. Takcda, H. Matsuoka, Y. Igura, and S. Asai: IEDM Tech. Dig., 1988, p. 402.

タイトルに関連する用語 (7件)： シリコン ,  ゲルマニウム ,  ソース ,  二重ゲート ,  トンネル電界効果トランジスタ ,  素子設計 ,  スケーラビリティ