文献

J-GLOBAL ID：200902278047560713   整理番号：08A0075397

65nm CMOS技術における回路信頼性のコンパクトモデルとシミュレーション

Compact Modeling and Simulation of Circuit Reliability for 65-nm CMOS Technology

著者 (6件)： WANG Wenping (Arizona State Univ., AZ, USA) ,  REDDY Vijay (Texas Instruments, TX, USA) ,  KRISHNAN Anand T. (Texas Instruments, TX, USA) ,  VATTIKONDA Rakesh (Broadcom Corp., AZ, USA) ,  KRISHNAN Srikanth (Texas Instruments, TX, USA) ,  CAO Yu (Arizona State Univ., AZ, USA)
資料名： IEEE Transactions on Device and Materials Reliability  (IEEE Transactions on Device and Materials Reliability)
巻： 7  号： 4  ページ： 509-517  発行年： 2007年12月 
JST資料番号： W1320A  ISSN： 1530-4388  CODEN： ITDMA2  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： CMOS技術のスケーリングは,PMOSにおけるNBTIやNM...

シソーラス用語： *CMOS構造 ,...
準シソーラス用語： NBTI ,...

   続きはJDreamIII（有料）にて  {{ this.onShowAbsJLink("http://jdream3.com/lp/jglobal/index.html?docNo=08A0075397&from=J-GLOBAL&jstjournalNo=W1320A") }}

分類 (3件)： 集積回路一般  (NC03161C) ,  固体デバイス計測・試験・信頼性  (NC03040G) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (4件)： CMOS技術 ,  回路信頼性 ,  コンパクトモデル ,  シミュレーション