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J-GLOBAL ID：200902286480692074   整理番号：06A0170582

併合テストセットおよびスキャン木を用いたSOCに対する並行コアテスト

Concurrent Core Testing for SOC Using Merged Test Set and Scan Tree

著者 (2件)： ZENG Gang (Chiba Univ., Chiba-shi, JPN) ,  ITO Hideo (Chiba Univ., Chiba-shi, JPN)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E89-D  号： 3  ページ： 1157-1164  発行年： 2006年03月01日 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： SOCのテストコストを削減するために,新しい並行コアテスト手...

シソーラス用語： *回路試験 ,...
準シソーラス用語： *SOC ,...

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分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (20件)：

• BARNHART, C. OPMISR : The foundation for compressed ATPG vectors. Proc. Int. Test Conf., 2001. 2001, 748-757
• DORSCH, R. Adapting an SOC to ATE concurrent test capabilities. Proc. Int. Test Conf., 2002. 2002, 1169-1175
• BEDSOLE, J. Very low cost testers : Opportunities and challenges. IEEE Design Test Comput. 2001, Sept./Oct., 60-69
• MCCLUSKEY, E. J. Roundtable : Test data compression. IEEE Design Test Comput. 2003, March/April, 76-87
• VOLKERINK, E. Test economics for multi-site test with modern cost reduction techniques. Proc. VLSI Test Symposium, 2002. 2002, 411-416

タイトルに関連する用語 (7件)： 併合 ,  テスト ,  スキャン ,  木 ,  SOC ,  並行 ,  コア