半導体記憶装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-135154
公開番号（公開出願番号）：特開平10-321813
出願日： 1998年05月18日
公開日（公表日）： 1998年12月04日
要約：

【要約】【課題】MOSトランジスタのソース/ドレイン拡散層とトレンチキャパシタの蓄積電極とを表面接続層を用いて接続する。【解決手段】Si基板に形成されたトレンチ12と、このトレンチ12の内周面を覆うように形成されたキャパシタ絶縁膜24と、このキャパシタ絶縁膜24で覆われたトレンチを埋めるキャパシタの蓄積電極となる多結晶シリコン層25と、この多結晶シリコン層25の上部を含むSi基板上に形成されたエピタキシャルSi層28と、このエピタキシャルSi層28内に形成されたMOSトランジスタのソース/ドレイン拡散層34と、このソース/ドレイン拡散層34と接するようにエピタキシャルSi層28内に形成された表面接続層35とを具備している。

請求項（抜粋）：

半導体基板上にMOSトランジスタとキャパシタからなるメモリセルを複数個集積してなる半導体記憶装置において、上記基板に形成された溝と、上記溝の下部の内周面を覆うように形成された第1の絶縁膜と、上記溝の上部の内周面を覆うように形成された第2の絶縁膜と、上記溝内において上記第1の絶縁膜を埋めるように設けられ、上記キャパシタの蓄積電極として用いられる第1の導電体層と、上記溝内の上記第1の導電体層上で上記第2の絶縁膜を埋めるように設けられた第2の導電体層と、上記溝の下部を囲むように上記基板に形成された拡散領域と、上記第2の導電体層を含む上記基板上に形成された半導体層と、上記半導体層及びその下部に選択的に形成され、かつその上部には上記半導体層が存在しないように形成され、上記半導体層を複数の領域に分離する素子分離層と、上記半導体層を含む層内に形成された上記MOSトランジスタのソース/ドレイン拡散層と、上記ソース/ドレイン拡散層の1つと接するように上記半導体層内に形成され、上記ソース/ドレイン拡散層の1つと上記蓄積電極用導電体層とを電気的に接続する表面接続層とを具備したことを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/108 , H01L 21/8242

引用特許：

審査官引用 (6件)

特開平4-137557
半導体メモリ装置とその製造方法
公報種別：公開公報出願番号：特願平8-076252 出願人：シーメンス・アクチェンゲゼルシャフト, インターナショナル・ビジネス・マシーンズ・コーポレイション, 株式会社東芝
特開平2-290064

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