特許
J-GLOBAL ID：200903000476626531
サブマウント及びこれを用いた半導体装置
発明者：
出願人/特許権者：
,
代理人 (1件)：
▲角▼谷 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2007-041630
公開番号（公開出願番号）：特開2008-205326
出願日： 2007年02月22日
公開日（公表日）： 2008年09月04日
要約：
【課題】半導体素子の接合不具合を抑制することによって、素子特性の低下を抑制することが可能なサブマウントを提供する。【解決手段】このサブマウント10は、サブマウント基板11と、サブマウント基板11の上面上に形成され、半導体レーザ素子20を接合するための半田層14と、半田層14よりも小さい平面積を有するとともに、サブマウント基板11と半田層14との間に形成されたスペーサ層15とを備えている。このスペーサ層15は、Ni(ニッケル)から構成されているとともに、半田層14は、共晶系はんだ材であるAuSnから構成されている。また、半田層14の上面の所定領域には、スペーサ層15によって、段差部14aが形成されている。【選択図】図11
請求項（抜粋）：
サブマウント基板と、
前記サブマウント基板の主表面上に形成され、半導体素子を接合するための接合層とを備え、
溶融前の前記接合層には、段差部が形成されていることを特徴とする、サブマウント。
IPC (2件)：
FI (2件)：
Fターム (14件)：
5F047AA19
, 5F047BA41
, 5F047BC02
, 5F047BC03
, 5F047BC13
, 5F047BC14
, 5F173MA05
, 5F173MC13
, 5F173MC25
, 5F173MD05
, 5F173MD09
, 5F173MD12
, 5F173MD18
, 5F173MD84
出願人引用 (1件)
審査官引用 (7件)
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