特許

J-GLOBAL ID：200903000523874760

電子回路およびその構成方法

発明者： 内野 琢
出願人/特許権者： 株式会社東芝
代理人 (1件)： 堀口 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2007-269557
公開番号（公開出願番号）：特開2009-100235
出願日： 2007年10月16日
公開日（公表日）： 2009年05月07日
要約：

【課題】消費電力の少ない電子回路およびその構成方法を提供する。【解決手段】クロック信号CLKにより入力状態F〜Iを記憶し、記憶結果J〜Mを外部に出力する記憶回路11〜14を有する記憶回路群15と、記憶回路11〜14の入力端Dと出力端Qに接続され、入力状態F〜Iが記憶結果J〜Mと異なったときに、記憶回路11〜14にクロック信号CLKの供給を許可するイネーブル信号EN1〜EN4を出力する比較手段16〜18と、比較手段16〜18の少なくとも1つがイネーブル信号EN1〜EN4を出力しているときは、クロック信号CLKを記憶回路群15に供給し、比較手段16〜18がイネーブル信号EN1〜EN4を出力していないときは、クロック信号CLKの供給を停止するクロックゲート回路20と、を具備する。【選択図】図1

請求項（抜粋）：

クロック信号により入力状態を記憶し、記憶結果を外部に出力する複数の記憶回路を有する記憶回路群と、 前記複数の記憶回路の入力端と出力端に接続され、前記入力状態が前記記憶結果と異なったときに、前記記憶回路に前記クロック信号の供給を許可するイネーブル信号を出力する複数の比較手段と、 前記複数の比較手段の少なくとも1つが前記イネーブル信号を出力しているときは、前記クロック信号を前記記憶回路群に供給し、前記複数の比較手段が前記イネーブル信号を出力していないときは、前記クロック信号の供給を停止するクロックゲート回路と、 を具備することを特徴とする電子回路。

IPC (5件)：

H03K 3/037 ,  H03K 3/356 ,  H03K 5/15 ,  H03K 5/00 ,  G06F 1/04

FI (5件)：

H03K3/037 Z ,  H03K3/356 B ,  H03K5/15 P ,  H03K5/00 Y ,  G06F1/04 301C

Fターム (17件)：

5B079BA12 ,  5B079BC01 ,  5B079DD13 ,  5J034AB03 ,  5J034CB02 ,  5J039EE14 ,  5J039EE15 ,  5J039EE21 ,  5J039KK09 ,  5J039KK10 ,  5J039KK11 ,  5J039MM04 ,  5J043AA03 ,  5J043HH02 ,  5J043JJ04 ,  5J043JJ10 ,  5J043KK03

引用特許：

出願人引用 (2件)

• 電子回路
  公報種別：公開公報   出願番号：特願平10-101640   出願人：株式会社東芝
• 半導体装置
  公報種別：公開公報   出願番号：特願2003-274682   出願人：松下電器産業株式会社