特許
J-GLOBAL ID：200903000586399620

半導体装置及びその製造方法

発明者：
冨岡 雄吾

冨岡 雄吾 について


出願人/特許権者：
新日本製鐵株式会社

新日本製鐵株式会社 について


代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-160049
公開番号（公開出願番号）：特開平8-051145
出願日： 1995年06月02日
公開日（公表日）： 1996年02月20日
要約：
【要約】【目的】 EEPROMのメモリセル面積を縮小化する。【構成】 フィールドシールド素子分離構造の端部のシリコン基板101内にソース/ドレイン拡散層105を形成し、ワード線110に沿った方向にチャネルを形成する。ソース/ドレイン拡散層105は、フィールドシールド素子分離構造をマスクとした斜めイオン注入法で形成する。
請求項（抜粋）：
第1の導電型の半導体基板と、各々が、前記半導体基板の表面上に絶縁膜を介して形成されたシールド電極を含んで、前記半導体基板の前記表面上の第1の方向に平行に延びる複数のフィールドシールド素子分離構造と、隣接する各2本の前記フィールドシールド素子分離構造の間に形成された素子形成領域と、前記各素子形成領域の前記第1の方向に延びる互いに対向する側辺に近接する部分に形成された前記第1の導電型と異なる第2の導電型の一対の不純物拡散領域と、前記半導体基板の前記表面上に画定されて前記第1の方向と交差する第2の方向に延びる互いに離隔した複数の横方向領域と、前記半導体基板の前記表面上の前記横方向領域と前記素子形成領域との交差点に対応する部分に前記半導体基板から絶縁されて形成され、前記横方向領域に沿って整合した複数の個々のゲート電極構造とを備え、前記各交差点に、当該交差点に位置する一対の前記不純物拡散領域の部分と、その間に形成されたチャネル領域と、当該交差点に形成された前記ゲート電極構造の1つとによって1つの半導体素子が形成されていることを特徴とする半導体装置。
IPC (5件)：
H01L 21/76 ,  H01L 21/265 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
H01L 21/76 S ,  H01L 21/265 V ,  H01L 29/78 371
引用特許：
審査官引用 (5件)
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