特許
J-GLOBAL ID：200903000616220476
デュアルゲートCMOS型半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平5-351803
公開番号（公開出願番号）：特開平7-202011
出願日： 1993年12月29日
公開日（公表日）： 1995年08月04日
要約：
【要約】【目的】 高集積化を果たし、製造の工程数も増やさずに、ゲート電極での不純物の拡散を抑える。【構成】 NMOSFETのゲートとなる領域のポリシリコン膜6にN型不純物17を導入し、PMOSFETのゲートとなる領域のポリシリコン膜6にP型不純物18を導入した後、チタンシリサイド膜27を成膜する。チタンシリサイド膜27には窒素原子21を導入し、その窒素原子21を活性化するためにアニールを行なう。その後、チタンシリサイド膜27、ポリシリコン膜6及びゲート酸化膜5をパターン化してポリサイドゲート電極31N,31Pとする。
請求項（抜粋）：
PMOS0FETのゲート電極にP型ポリシリコンゲート電極を有し、NMOS0FETのゲート電極にN型ポリシリコンゲート電極を有し、かつ両ポリシリコンゲート電極上には両ポリシリコンゲート電極を接続する高融点金属シリサイド層が積層されているCMOS型半導体装置において、前記高融点金属シリサイド層が不純物の拡散を妨げる原子を含有していることを特徴とするCMOS型半導体装置。
IPC (3件)：
H01L 21/8238
, H01L 27/092
, H01L 29/43
H01L 27/08 321 D
, H01L 29/46 D
