特許
J-GLOBAL ID：200903000713431643
不揮発性半導体記憶装置
発明者：
出願人/特許権者：
代理人 (2件)：
政木 良文
, 橋本 薫
公報種別：公開公報
出願番号（国際出願番号）：特願2003-320905
公開番号（公開出願番号）：特開2005-092912
出願日： 2003年09月12日
公開日（公表日）： 2005年04月07日
要約：
【課題】 書き込み及びリセット動作時における非選択メモリセルの可変抵抗素子に対する電圧・電流ストレスを軽減し、より高信頼度のデータ保持特性を確保できる不揮発性半導体記憶装置を提供する。【解決手段】 メモリセル3は、電気抵抗の変化により情報を記憶する可変抵抗素子1の一端側と選択トランジスタ2のソースとを接続してなり、メモリセルアレイ4内において、選択トランジスタ2のドレインが列方向に沿って共通のビット線BLに接続し、可変抵抗素子1の他端側がソース線SLに接続し、選択トランジスタ2のゲートが行方向に沿って共通のワード線WLに接続するメモリセル構成を採用し、更に、当該メモリセル構成において、メモリセル3の記憶データのリセット動作をソース線SLに共通に接続する複数のメモリセル3からなるセクタ単位で行う構成とする。【選択図】 図2
請求項（抜粋）：
不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、
前記メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのソースとを接続してなり、
前記メモリセルアレイ内において、前記選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記可変抵抗素子の他端側がソース線に接続し、前記選択トランジスタのゲートが前記行方向に沿って共通の前記ワード線に接続し、
前記メモリセルの書き込み動作は、選択された前記ワード線に所定の電圧を印加して前記選択トランジスタを導通状態にし、選択された前記ビット線と選択された前記ソース線間に所定の書き込み電圧または書き込み電流を印加することにより電気的に実行可能であり、
前記メモリセルのリセット動作は、共通の前記ソース線に接続する複数の前記メモリセルからなるセクタ単位で、選択された前記ワード線に所定の電圧を印加して前記選択トランジスタを導通状態にし、選択された前記ビット線と選択された前記ソース線間に所定のリセット電圧またはリセット電流を印加することにより電気的に実行可能であることを特徴とする不揮発性半導体記憶装置。
IPC (3件)：
G11C11/15
, G11C13/00
, H01L27/105
G11C11/15 140
, G11C11/15 110
, G11C13/00 A
, H01L27/10 447
5F083FZ10
, 5F083JA38
, 5F083JA60
, 5F083LA03
, 5F083LA12
, 5F083LA16
, 5F083LA20
