薄膜トランジスタ

発明者： , , ,
出願人/特許権者：
代理人 (1件)：花輪義男
公報種別：公開公報
出願番号（国際出願番号）：特願2003-320579
公開番号（公開出願番号）：特開2005-093460
出願日： 2003年09月12日
公開日（公表日）： 2005年04月07日
要約：

【課題】薄膜トランジスタのVg-Id特性のマイナス側へのシフトを抑制する。【解決手段】真性アモルファスシリコンからなる半導体薄膜の上面の所定の箇所には窒化シリコンからなるチャネル保護膜9が設けられている。チャネル保護膜9の上面両側およびその両側における半導体薄膜の上面にはn型アモルファスシリコンからなるオーミックコンタクト層10、11が設けられている。各オーミックコンタクト層10、11の上面にはソース電極12およびドレイン電極13が設けられている。この場合、半導体薄膜の上面に直接設けられた各オーミックコンタクト層10、11の表面は、ソース電極12およびドレイン電極13によって完全に覆われている。そして、その上に窒化シリコンからなるオーバーコート膜をプラズマCVD法により成膜しても、半導体薄膜の上面に直接設けられた各オーミックコンタクト層10、11の表面がプラズマダメージを受けることがなく、ひいてはVg-Id特性のマイナス側へのシフトを抑制することができる。【選択図】図1

請求項（抜粋）：

ゲート電極上にゲート絶縁膜を介して半導体薄膜が設けられ、前記半導体薄膜上にチャネル保護膜が設けられ、前記チャネル保護膜上および前記半導体薄膜上に一対のオーミックコンタクト層が設けられ、前記各オーミックコンタクト層上にソース電極およびドレイン電極が設けられた薄膜トランジスタにおいて、前記ソース電極および前記ドレイン電極の幅は前記半導体薄膜上に直接設けられた領域の前記各オーミックコンタクト層の幅よりも大きくされ、且つ、前記半導体薄膜上に直接設けられた領域の前記各オーミックコンタクト層は前記ソース電極および前記ドレイン電極によって完全に覆われていることを特徴とする薄膜トランジスタ。

IPC (2件)：

H01L29/786 , G02F1/1368

FI (3件)：

H01L29/78 616T , G02F1/1368 , H01L29/78 616U

Fターム (35件)：

2H092JA26 , 2H092JA31 , 2H092JA38 , 2H092JA42 , 2H092JA47 , 2H092JB56 , 2H092KA05 , 2H092KA24 , 2H092MA03 , 2H092MA08 , 2H092NA13 , 2H092NA21 , 5F110AA30 , 5F110BB01 , 5F110CC07 , 5F110DD02 , 5F110EE03 , 5F110EE04 , 5F110FF03 , 5F110GG02 , 5F110GG15 , 5F110HK03 , 5F110HK04 , 5F110HK09 , 5F110HK16 , 5F110HK21 , 5F110HL07 , 5F110HM02 , 5F110HM04 , 5F110HM05 , 5F110NN02 , 5F110NN12 , 5F110NN24 , 5F110NN35 , 5F110NN72

引用特許：

出願人引用 (1件)

薄膜トランジスタの製造方法
公報種別：公開公報出願番号：特願平6-248732 出願人：カシオ計算機株式会社

審査官引用 (4件)

特開平2-018967
薄膜トランジスタパネル
公報種別：公開公報出願番号：特願2000-347712 出願人：カシオ計算機株式会社
半導体パネルの製造方法
公報種別：公開公報出願番号：特願2002-011182 出願人：カシオ計算機株式会社

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