特許

J-GLOBAL ID：200903000909420429

半導体記憶装置

発明者： 永田 恭一 ,  廣部 厚紀 ,  小林 康夫
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 西村 征生
公報種別：公開公報
出願番号（国際出願番号）：特願平11-123182
公開番号（公開出願番号）：特開2000-040363
出願日： 1999年04月28日
公開日（公表日）： 2000年02月08日
要約：

【要約】【課題】 DDR-SDRAMにおいて、データストローブ信号の制御で取り込んだ入力データをクロック信号制御に変換する際のラッチマージンを確保する。【解決手段】 開示される半導体記憶装置は、データストローブ信号の立ち上がりと立ち下がりエッジから生成した第1のワンショットパルス信号に応じて入力データを取り込む従続接続のレジスタ回路132,133と、レジスタ回路132,133からの2個のデータを第1のワンショットパルス信号の2倍の周期のタイミング信号に応じて同時に取り込むレジスタ回路134,135と、レジスタ回路134,135からの2個のデータをクロック信号の立ち上がり又は立ち下がりエッジから生成した第2のワンショットパルス信号に応じて同時に取り込むレジスタ回路136,137とを備え、レジスタ回路136,137からの2個のデータを並列に記憶セルに書き込むように構成されている。

請求項（抜粋）：

入力データの2個周期で出力されるデータストローブ信号の立ち上がり(又は立ち下がり)エッジと立ち下がり(又は立ち上がり)エッジとに応じて入力データを順次取り込む、従続接続された第1及び第2のデータ保持手段を備え、該第1及び第2のデータ保持手段に取り込まれたデータを同時に取り出してクロック信号のタイミングで並列に記憶セルに書き込むように構成されていることを特徴とする半導体記憶装置。

FI (2件)：

G11C 11/34 362 S ,  G11C 11/34 354 C

引用特許：

審査官引用 (4件)

• 半導体メモリ
  公報種別：公開公報   出願番号：特願平7-311238   出願人：日本電気株式会社
• 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム
  公報種別：公開公報   出願番号：特願平8-179550   出願人：富士通株式会社
• SDRAM、メモリモジュール、及びデータ処理装置
  公報種別：公開公報   出願番号：特願平8-133040   出願人：株式会社日立製作所
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-167451   出願人：富士通株式会社