特許
J-GLOBAL ID：200903001167632639
クロック位相制御回路及びそれを用いた装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-095104
公開番号（公開出願番号）：特開2000-293429
出願日： 1999年04月01日
公開日（公表日）： 2000年10月20日
要約：
【要約】【課題】配線長遅延があっても、ライト時,リード時とも安定してデ-タの送受信が行えるクロック位相制御回路の提供。【解決手段】クロック同期式メモリ3との間でクロック信号,データ,制御信号等の入出力のために接続する信号用等長配線L1,L4,L5と、折り返し配線L2,L3の長さが信号用等長配線2本分の長さと等しい折り返し配線と、基準クロック信号aと、基準クロック信号aが折り返し配線を経由して戻ってきた比較クロック信号cとから、基準クロック信号aと比較クロック信号cの位相差を0とするように、リードクロック信号eの位相を変化させて出力するDLL回路110と、クロック同期式メモリ3に対する出力クロック信号dとして、ライト時またはアイドル時においては基準クロック信号aを出力し、リード時においてはリードクロック信号eを出力するよう制御する選択制御回路とを有する。
請求項（抜粋）：
上位回路から入力される基準クロック信号やリード,ライト,アイドル信号に基づいて、前記上位回路からクロック同期式メモリへのアクセス時のクロック位相を制御するクロック位相制御回路であって、前記クロック同期式メモリとの間でクロック信号,制御信号,データ等の入出力のために接続する配線で、各配線長を同じに長さにした複数の信号用等長配線と、前記信号用等長配線とは別に、前記クロック同期式メモリとの間に設けた2本の配線を前記クロック同期式メモリの直前で折り返すようお互いに接続し、この折り返し配線長が前記信号用等長配線2本分の長さと等しい折り返し配線と、前記上位回路から入力された基準クロック信号と、この基準クロック信号を前記折り返し配線に送出し前記折り返し配線を経由して戻ってきた信号である比較クロック信号とを入力とし、前記基準クロック信号と前記比較クロック信号の位相差をゼロとするように、出力信号であるリードクロック信号の位相を変化させて出力する遅延ロックループ回路と、前記クロック同期式メモリに対する出力クロック信号として、ライト時またはアイドル時においては前記基準クロック信号を出力し、リード時においては前記リードクロック信号を出力するよう制御する選択制御回路とを有することを特徴とするクロック位相制御回路。
IPC (4件)：
G06F 12/00 564
, G06F 1/10
, G11C 7/00 313
, G11C 11/407
G06F 12/00 564 A
, G11C 7/00 313
, G06F 1/04 330 A
, G11C 11/34 362 S
5B024AA03
, 5B024BA21
, 5B024CA11
, 5B060CC03
, 5B079CC02
, 5B079CC08
, 5B079CC14
