論理プログラマブルデバイス保護回路

発明者：
出願人/特許権者：
代理人 (3件)：青山正和 , 志賀正武 , 渡邊隆
公報種別：公開公報
出願番号（国際出願番号）：特願2006-064209
公開番号（公開出願番号）：特開2007-243671
出願日： 2006年03月09日
公開日（公表日）： 2007年09月20日
要約：

【課題】たとえ不都合な回路構成データが従来のセキュリティメカニズムを通過し、論理プログラマブルデバイスに入力されたとしても、当該デバイスおよび周辺回路に不具合を及ぼすことを防ぐ。【解決手段】論理プログラマブルデバイスに入力された回路構成データ12を検査し、回路構成データ12から構成される回路が所定の条件を満足するか判定する構成回路検証部312と、該判定の結果に応じて、回路構成データ12から構成される回路が及ぼす不具合を防止するための保護動作を行う回路保護部320とを備える。【選択図】図3

請求項（抜粋）：

論理プログラマブルデバイスに入力された回路構成データを検査し、前記回路構成データから構成される回路が所定の条件を満足するか判定する構成回路検証手段と、前記判定の結果に応じて、前記回路構成データから構成される回路が及ぼす不具合を防止するための保護動作を行う回路保護手段と、を備えたことを特徴とする論理プログラマブルデバイス保護回路。

IPC (4件)：

H03K 19/173 , H01L 21/82 , H01L 21/822 , H01L 27/04

FI (3件)：

H03K19/173 101 , H01L21/82 A , H01L27/04 H

Fターム (26件)：

5F038AZ07 , 5F038AZ08 , 5F038BH16 , 5F038CD17 , 5F038DF10 , 5F038DF16 , 5F038DT08 , 5F038DT12 , 5F038DT18 , 5F038EZ20 , 5F064AA08 , 5F064BB03 , 5F064BB07 , 5F064BB33 , 5F064BB35 , 5F064BB37 , 5F064FF04 , 5F064FF36 , 5F064FF52 , 5F064HH02 , 5J042BA01 , 5J042BA11 , 5J042CA00 , 5J042CA22 , 5J042CA27 , 5J042DA00

引用特許：

審査官引用 (5件)

FPGAを具備するCPU装置とその初期化方法
公報種別：公開公報出願番号：特願2003-115527 出願人：埼玉日本電気株式会社
プログラマブル・ゲートアレイのコンフィグレーション方法及びプログラマブル・ゲートアレイ装置
公報種別：公開公報出願番号：特願平9-253039 出願人：富士通株式会社, 富士通周辺機株式会社
特開平4-230120

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