特許
J-GLOBAL ID：200903001993031420

半導体回路

発明者：
立花 利一

立花 利一 について

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岩崎 良貴

岩崎 良貴 について

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遠藤 一哉

遠藤 一哉 について

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坂巻 五郎

坂巻 五郎 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 小野寺 洋二
公報種別：公開公報
出願番号（国際出願番号）：特願2003-303480
公開番号（公開出願番号）：特開2005-070673
出願日： 2003年08月27日
公開日（公表日）： 2005年03月17日
要約：
【課題】 回路規模を低減した半導体回路とこの半導体回路を集積して小型化を可能とした半導体集積回路チップを提供する。【解決手段】 アドレス信号〔0〕〜〔7〕の任意の一部のビットAD〔0〕をデコードする前段第1デコーダDCR-1と残りのビットAD〔1〕〜〔7〕をデコードする前段第2デコーダDCR-2とで構成された前段デコード回路DCRと、前段デコード回路DCRの出力のレベルをシフトするレベル変換回路LSと、レベル変換回路LSでレベル変換した前段デコード回路DCRの各デコーダのデコード出力をデコードする後段デコード回路HNDとを用いた2段デコード方式とする。【選択図】 図1
請求項（抜粋）：
ゲート端子を有するアクティブ素子で構成した多数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給するための半導体回路であって、 前記ゲート端子を選択するアドレス信号の一部のビットをデコードする前段第1デコーダと残りのアドレス信号をデコードする前段第2デコーダとで構成された前段デコード回路と、 前記前段デコード回路の各デコーダのデコード出力をデコードする後段デコード回路とを有することを特徴とする半導体回路。
IPC (5件)：
G09G3/36 ,  G09F9/00 ,  G09G3/20 ,  H04N5/66 ,  H04N5/70
FI (16件)：
G09G3/36 ,  G09F9/00 346A ,  G09G3/20 612J ,  G09G3/20 612P ,  G09G3/20 621L ,  G09G3/20 621M ,  G09G3/20 622A ,  G09G3/20 622B ,  G09G3/20 622G ,  G09G3/20 623B ,  G09G3/20 623E ,  G09G3/20 624B ,  G09G3/20 631A ,  G09G3/20 680G ,  H04N5/66 102B ,  H04N5/70 A
Fターム (30件)：
5C006AC11 ,  5C006AC22 ,  5C006AF02 ,  5C006AF04 ,  5C006AF26 ,  5C006AF41 ,  5C006AF42 ,  5C006AF82 ,  5C006BB16 ,  5C006BC12 ,  5C006BF02 ,  5C006BF04 ,  5C006FA41 ,  5C058AA06 ,  5C058AA12 ,  5C058BA01 ,  5C058BB12 ,  5C080AA10 ,  5C080BB05 ,  5C080DD22 ,  5C080EE29 ,  5C080FF11 ,  5C080GG11 ,  5C080JJ02 ,  5C080JJ03 ,  5C080JJ04 ,  5G435AA18 ,  5G435BB12 ,  5G435CC09 ,  5G435EE31
引用特許：
出願人引用 (1件)
  • 表示装置駆動回路
    公報種別：公開公報   出願番号：特願平6-263097   出願人：株式会社半導体エネルギー研究所
審査官引用 (15件)
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