特許
J-GLOBAL ID：200903001997339306
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
安富 耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-262159
公開番号（公開出願番号）：特開平11-103052
出願日： 1997年09月26日
公開日（公表日）： 1999年04月13日
要約：
【要約】【課題】 安定したプロセス処理が可能となり、低オン抵抗化、低入力容量化が達成できる縦型MOSFET等の半導体装置の製造方法を提供する。【解決手段】 半導体基板の表面にチャネル層12を形成し、半導体基板の表面からチャネル層12よりも深い複数のトレンチ溝13を形成し、トレンチ溝13内にゲート電極15を形成し、複数のトレンチ溝13間にボディ層17とトレンチ溝13に隣接してソース層16とを形成する。ソース領域16はゲート電極15の上端部をマスクにしてセルフアラインにより制御される。ゲート電極15の掘り下げ量を制御することでゲート長WLを制御し、もってしきい値Vtを制御する。
請求項（抜粋）：
半導体基板の表面に一導電型のチャネル層を形成する工程と、前記半導体基板の表面から前記チャネル層よりも深い複数のトレンチ溝を形成する工程と、前記トレンチ溝内に多結晶シリコン膜を充填する工程と、前記多結晶シリコン膜をエッチバックすることにより、前記トレンチ溝に埋設したゲート電極を形成する工程と、前記複数のトレンチ溝間の前記チャネル領域表面に、一導電型のボディ層を形成する工程と、逆導電型の不純物をイオン注入して、前記トレンチ溝の側壁に、前記トレンチ溝の頂部から前記ゲート電極の頂部にまで達するソース層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (4件)：
H01L 29/78 653 A
, H01L 29/78 652 K
, H01L 29/78 652 B
, H01L 29/78 658 B
出願人引用 (5件)
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審査官引用 (5件)
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