特許
J-GLOBAL ID：200903002113361059
電力用半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-240859
公開番号（公開出願番号）：特開2003-078139
出願日： 1996年03月14日
公開日（公表日）： 2003年03月14日
要約：
【要約】【課題】導通損失の少ない埋め込み絶縁ゲート構造を有する電力用半導体素子を提供する。【解決手段】高抵抗のn型ベース層1の裏面に低抵抗のp型エミッタ層2が形成される。n型ベース層1の表面内にはp型ベース層3が形成される。p型ベース層3及びn型ベース層1内には、p型ベース層3を貫通し、n型ベース層1の途中まで達する深さの複数のトレンチ17が形成される。トレンチ17の間に、半導体からなるトレンチ間領域10が規定される。p型ベース層3の表面内にはトレンチ17の上部に接する低抵抗のn型エミッタ層4が形成される。トレンチ17内にはゲート絶縁膜6を介してゲート電極5が埋め込み形成される。ゲート電極5に対面するトレンチ間領域10の側面は{100}面からなる。
請求項（抜粋）：
第1導電型エミッタ層と、前記第1導電型エミッタ層上に形成され、装置のオン状態において導電変調を起こす第2導電型ベース層と、前記第2導電型ベース層の表面内に形成された第1導電型ベース層と、前記第1導電型ベース層を貫通し且つ前記第2導電型ベース層の途中の深さまで到達し、複数の電流通路を規定するように形成された複数のトレンチと、各電流通路に対面するようにトレンチ内にゲート絶縁膜を介して埋め込み形成されたゲート電極と、各電流通路内で且つ前記第1導電型ベース層の表面内に形成された第2導電型エミッタ層と、前記第2導電型エミッタ層及び前記第1導電型ベース層に接続された第1主電極と、前記第1導電型エミッタ層に接続された第2主電極と、を具備し、前記ゲート電極に対面する前記電流通路の側面が実質的に{100}面からなり、装置のオン状態において、前記電流通路の前記側面内で且つ前記第2導電型ベース層内に第2導電型キャリアの蓄積層が形成され、前記蓄積層を通して、前記トレンチより下の前記第2導電型ベース層内の領域へ前記第2導電型キャリアが注入されることを特徴とする電力用半導体装置。
IPC (4件)：
H01L 29/78 652
, H01L 29/78 653
, H01L 29/78 655
, H01L 29/78
H01L 29/78 652 T
, H01L 29/78 653 A
, H01L 29/78 655 B
, H01L 29/78 655 D
, H01L 29/78 655 E
, H01L 29/78 655 F
