特許

J-GLOBAL ID：200903002270013374

半導体装置およびその製造方法

発明者： 橋谷 雅幸
出願人/特許権者： セイコーインスツル株式会社
代理人 (1件)： 松下 義治
公報種別：公開公報
出願番号（国際出願番号）：特願2007-195492
公開番号（公開出願番号）：特開2009-032905
出願日： 2007年07月27日
公開日（公表日）： 2009年02月12日
要約：

【課題】 駆動能力を向上させた半導体装置を提供する。【解決手段】 当該半導体装置には、ゲート幅方向に深さの変化する凹部を設けるためのトレンチ部8が形成されており、ゲート絶縁膜9を介して、トレンチ部8の内部及び上面部にゲート電極10が形成されている。ゲート電極10のゲート長方向の一方の側にはソース領域12が形成されており、他方の側にはドレイン領域13が形成されている。ソース領域12とドレイン領域13の少なくとも一部の表面は、ゲート電極10近傍にLOCOS法を用いて形成した厚膜酸化膜の除去することで他よりも低く形成する。このように、ソース領域12とドレイン領域13の一部の表面を他よりも低くすることにより、ゲート電極10の当該凹部上面に集中して流れていた電流がトレンチ部8の全体に一様に流れるようになり、ゲート幅方向に深さが変化するように形成された凹部の実効的なゲート幅が広がる。このため、半導体装置のオン抵抗が低下し、駆動能力が高まる。【選択図】 図2

請求項（抜粋）：

第1導電型半導体基板に形成された、ゲート幅方向に側面と底面を有するトレンチ部と、ゲート絶縁膜を介して前記トレンチ部の内部およびプレーナー部上面に形成されたゲート電極と、前記ゲート電極の一方の側に形成された第2導電型のソース領域と、前記ゲート電極の他方の側に形成された第2導電型のドレイン領域を備えた半導体装置において、前記ソース領域と前記ドレイン領域のゲート電極近傍の一部の表面を他の表面よりも低い位置に配置すると共に前記ソースおよびドレイン領域の拡散深さも前記低い位置に配置された表面の下方部分においては前記他の表面の下方部分よりも深くなっていることを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 29/423 ,  H01L 29/49

FI (4件)：

H01L29/78 301V ,  H01L29/78 301G ,  H01L29/58 G ,  H01L29/78 301X

Fターム (28件)：

4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD55 ,  4M104FF06 ,  4M104FF11 ,  4M104FF27 ,  4M104GG09 ,  4M104GG10 ,  5F140AA29 ,  5F140AC26 ,  5F140BA01 ,  5F140BB05 ,  5F140BB06 ,  5F140BE07 ,  5F140BF01 ,  5F140BF04 ,  5F140BF43 ,  5F140BF47 ,  5F140BF51 ,  5F140BG32 ,  5F140BH07 ,  5F140BH12 ,  5F140BK13 ,  5F140BK20 ,  5F140CB01 ,  5F140CB02

引用特許：

出願人引用 (4件)

• トレンチ構造を利用した横型半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2005-144867   出願人：セイコーインスツル株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平7-062233   出願人：株式会社東芝
• DMOS FET
  公報種別：公開公報   出願番号：特願平8-214518   出願人：横河電機株式会社
• 横型トレンチMOSFET
  公報種別：公開公報   出願番号：特願2004-195888   出願人：セイコーインスツル株式会社

審査官引用 (3件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平7-062233   出願人：株式会社東芝
• DMOS FET
  公報種別：公開公報   出願番号：特願平8-214518   出願人：横河電機株式会社
• 横型トレンチMOSFET
  公報種別：公開公報   出願番号：特願2004-195888   出願人：セイコーインスツル株式会社