特許
J-GLOBAL ID：200903002346842642
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (7件)：
鈴江 武彦
, 村松 貞男
, 坪井 淳
, 橋本 良郎
, 河野 哲
, 中村 誠
, 河井 将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-349199
公開番号（公開出願番号）：特開2004-185690
出願日： 2002年11月29日
公開日（公表日）： 2004年07月02日
要約：
【課題】シーケンシャル書き込みを行った場合に、チャネル電圧の制御方法に拘わらずVpassストレスを低減できる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、NAND型のメモリセルアレイ11、昇圧回路15、ロウデコーダ13、ビット線制御回路12、及びカラムデコーダ14を備えている。そして、シーケンシャル書き込みを行う場合に、上記昇圧回路15からロウデコーダ13を介して、選択された制御ゲート線の位置に応じて中間電圧の大きさを変化させる、あるいは選択した制御ゲート線の一括書き込みの際に複数の中間電圧を使用することを特徴とする。シーケンシャル書き込みを採用した場合に、全誤書き込みストレスの大きさが書き込みワード線の位置に依存するという特性に着目し、書き込みワード線の位置に応じて書き込み方式を変えることで全誤書き込みストレスを低減し、誤書き込みを確実に防止する。【選択図】 図1
請求項（抜粋）：
電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、
電源電圧から、書き込み電圧、異なる複数の中間電圧及びビット線電圧を発生する昇圧回路と、
前記昇圧回路で発生された前記書き込み電圧及び前記異なる複数の中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第1,第2の選択ゲートトランジスタの各ゲートに接続された第1,第2の選択ゲート線を選択するロウデコーダと、
前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、
前記メモリセルユニットの列を選択するカラムデコーダとを具備し、
前記ロウデコーダは、選択された制御ゲート線の位置が前記ビット線に近いときに、非選択制御ゲート線に前記複数の異なる中間電圧のうちの高い電圧を与え、選択された制御ゲート線の位置が前記ビット線から遠いときに、非選択制御ゲート線に前記複数の異なる中間電圧のうちの低い電圧を与える
ことを特徴とする不揮発性半導体記憶装置。
IPC (3件)：
G11C16/06
, G11C16/02
, G11C16/04
G11C17/00 633D
, G11C17/00 622E
, G11C17/00 611E
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD02
, 5B025AD03
, 5B025AD04
, 5B025AD10
, 5B025AE08
