特許
J-GLOBAL ID：200903002450715849

半導体記憶装置

発明者：
松岡 秀行

松岡 秀行 について

, 
木村 紳一郎

木村 紳一郎 について

, 
山中 俊明

山中 俊明 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-213722
公開番号（公開出願番号）：特開2000-049301
出願日： 1998年07月29日
公開日（公表日）： 2000年02月18日
要約：
【要約】【課題】キャパシタ高さの増大に伴うプロセスの困難を緩和し、同時にキャパシタパタンを位相シフトリソグラフィに好適なレイアウトとする。【解決手段】ビット線プラグを2つのプラグがつながった構造とし、下部プラグをスロット状にすることによって、ビット線がつながる拡散層を横に引きだし、その引きだし部に対して上部プラグを接続することで、ビット線コンタクトをずらし、キャパシタパタンのレイアウトの周期性を良好なものとした。
請求項（抜粋）：
半導体基体主面に、電荷を蓄えるキャパシタと情報を読みだすスイッチングトランジスタからなるメモリセルが複数個配置されたメモリセルアレー部と、上記メモリセルアレー部の周辺に複数のMISFETで構成された周辺回路が配置された半導体記憶装置において、上記メモリセルのスイッチングトランジスタの拡散層の1つがデータ線につながっており、上記拡散層とデータ線とをつなぐ伝導体が、複数の導電体の積み重ね構造になっていることを特徴とする半導体記憶装置。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
Fターム (31件)：
5F083AD24 ,  5F083AD48 ,  5F083JA14 ,  5F083JA15 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083KA05 ,  5F083LA21 ,  5F083MA02 ,  5F083MA06 ,  5F083MA17 ,  5F083MA18 ,  5F083MA19 ,  5F083MA20 ,  5F083PR01 ,  5F083PR10 ,  5F083PR29 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR46 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083PR56 ,  5F083ZA01
引用特許：
審査官引用 (4件)
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