半導体装置の製造方法および半導体装置

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出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-094517
公開番号（公開出願番号）：特開2004-303918
出願日： 2003年03月31日
公開日（公表日）： 2004年10月28日
要約：

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。【解決手段】半導体基板1Subの主面にn型の半導体領域6を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極MGおよび電荷蓄積層CSLを形成する。続いて、そのメモリゲート電極MGの側面にサイドウォール8を形成した後、半導体基板1Subの主面上にフォトレジストパターンPR2を形成する。その後、フォトレジストパターンPR2をエッチングマスクとして、半導体基板1Subの主面の一部をエッチングにより除去して窪み13を形成する。この窪み13の形成領域では上記n型の半導体領域6が除去される。その後、その窪み13の形成領域にメモリセル選択用のnMISのチャネル形成用のp型の半導体領域を形成する。【選択図】図12

請求項（抜粋）：

互いに隣接する第1、第2電界効果トランジスタを持つ不揮発性メモリセルを有する半導体装置の製造方法において、以下の工程を有することを特徴とする半導体装置の製造方法: (a)半導体基板の主面に第1不純物を導入することにより前記第1電界効果トランジスタの第1導電型の第1半導体領域を形成する工程、 (b)前記第1半導体領域上に前記第1電界効果トランジスタの第1ゲート電極を形成する工程、 (c)前記第1ゲート電極の側面に絶縁膜を形成する工程、 (d)前記第1ゲート電極および絶縁膜の隣接領域の半導体基板の一部分をエッチングにより除去する工程、 (e)前記(d)工程後の半導体基板の主面に第2不純物を導入することにより、前記隣接領域であって、前記エッチングにより半導体基板の一部分が除去された領域に、前記第2電界効果トランジスタの第1導電型とは反対の第2導電型の第2半導体領域を形成する工程、 (f)前記第2半導体領域上に前記第2電界効果トランジスタの第2ゲート電極を形成する工程。

IPC (5件)：

H01L21/8247 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792

FI (3件)：

H01L29/78 371 , H01L27/10 481 , H01L27/10 434

Fターム (57件)：

5F083EP17 , 5F083EP18 , 5F083EP24 , 5F083EP25 , 5F083EP26 , 5F083EP27 , 5F083EP28 , 5F083EP30 , 5F083EP63 , 5F083EP64 , 5F083EP68 , 5F083EP69 , 5F083ER02 , 5F083ER09 , 5F083ER22 , 5F083JA02 , 5F083JA04 , 5F083JA05 , 5F083JA19 , 5F083JA35 , 5F083JA36 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083NA01 , 5F083PR05 , 5F083PR09 , 5F083PR29 , 5F083PR33 , 5F083PR36 , 5F083PR43 , 5F083PR45 , 5F083PR53 , 5F083PR55 , 5F083ZA04 , 5F083ZA05 , 5F083ZA06 , 5F083ZA07 , 5F083ZA08 , 5F101BA45 , 5F101BA46 , 5F101BA47 , 5F101BB03 , 5F101BB04 , 5F101BC11 , 5F101BD05 , 5F101BD07 , 5F101BD14 , 5F101BD15 , 5F101BD22 , 5F101BD35 , 5F101BE05 , 5F101BE07 , 5F101BH09 , 5F101BH16 , 5F101BH19 , 5F101BH21

引用特許：

審査官引用 (16件)

不揮発性半導体メモリ装置とその製造方法
公報種別：公開公報出願番号：特願平8-207948 出願人：株式会社リコー
半導体装置の製造方法
公報種別：公開公報出願番号：特願平5-071928 出願人：川崎製鉄株式会社
特開平3-054869

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