特許
J-GLOBAL ID：200903002600607640
半導体チップの製造方法
発明者：
出願人/特許権者：
代理人 (3件)：
西 和哉
, 志賀 正武
, 青山 正和
公報種別：公開公報
出願番号（国際出願番号）：特願2006-076303
公開番号（公開出願番号）：特開2007-251098
出願日： 2006年03月20日
公開日（公表日）： 2007年09月27日
要約：
【課題】側面および底面に結晶欠陥がなく、抗折強度の高い薄膜状の半導体チップを製造する方法を提供する。【解決手段】表面上に複数の半導体回路が区画形成されたシリコンウエーハ1を区画ごとに分離して半導体チップ6とにするにあたって、シリコンウエーハ1の各区画の分離位置に溝部2を形成し、この溝部2と連通しないよう余部を残してシリコンウエーハ1の裏面を研磨した後に、この研磨面を溝部2と連通するまでウエットエッチングすることで、個々の半導体チップ6の薄膜化と分離を行う共に、溝部2の壁面を洗浄して平滑な側面と底面とを有する半導体チップ6とする。【選択図】図1
請求項（抜粋）：
表面上に複数の半導体回路が区画形成されたシリコンウエーハを区画ごとに分離して個々の半導体回路を有する半導体チップとする半導体チップの製造方法であって、
前記シリコンウエーハの各区画の分離位置に、開口部から底部へ向かって幅が小さくなる溝部を形成する工程と、
前記半導体回路を被覆する保護層を形成する工程と、
前記シリコンウエーハの裏面を、前記溝部と連通しないよう余部を残して研磨する工程と、
研磨されたシリコンウエーハの裏面を、前記溝部と連通するまでウエットエッチングして個々の半導体チップに分離する工程とを、
有することを特徴とする半導体チップの製造方法。
IPC (1件)：
FI (3件)：
H01L21/78 S
, H01L21/78 Q
, H01L21/78 F
