特許

J-GLOBAL ID：200903002608386422

半導体集積回路

発明者： 平田 豊
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-189931
公開番号（公開出願番号）：特開平7-045075
出願日： 1993年07月30日
公開日（公表日）： 1995年02月14日
要約：

【要約】【目的】半導体集積回路における、信号のラッチとイネーブル・リセット回路の面積削減。【構成】I、信号のラッチとイネーブル・リセット回路をNチャネルトランジスタ1台、Pチャネルトランジスタ1台、インバータ回路2台の素子で実現する。半導体集積回路のアドレス信号のパス(アドレスバッファ回路→プリデコーダ回路→デコーダ回路)においてアドレス信号のラッチとイネーブル・リセットをアドレスバッファ回路ではなく、プリデコーダ回路で行う。以上の事により、素子の少数化、簡単化と、多バンクの半導体集積回路における回路ブロック数の削減が可能となり、面積が削減される。

請求項（抜粋）：

ラッチ及びイネーブル制御信号をゲートに入力するNチャネルトランジスタと、前記Nチャネルトランジスタのドレインが入力に接続されるインバータと、前記インバータの出力が入力に接続されその出力が前記Nチャネルトランジスタのドレインに接続されるインバータで構成されるラッチ及びイネーブル部と、リセット制御信号をゲートに入力し、ソースに電源電圧が接続されドレインが前記Nチャネルトランジスタのドレインに接続されるPチャネルトランジスタで構成されるリセット部の1Nチャネルトランジスタ、1Pチャネルトランジスタ、2インバータで構成される信号のラッチとイネーブル・リセット回路を有する半導体集積回路。

IPC (3件)：

G11C 11/408 ,  G11C 11/413 ,  H03K 3/356

FI (3件)：

G11C 11/34 354 B ,  G11C 11/34 303 ,  H03K 3/356 Z

引用特許：

審査官引用 (3件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平3-301997   出願人：三菱電機株式会社
• 特開平3-286494
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-235776   出願人：日本電気株式会社