半導体装置とその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：大澤敬
公報種別：公開公報
出願番号（国際出願番号）：特願2005-288999
公開番号（公開出願番号）：特開2007-103507
出願日： 2005年09月30日
公開日（公表日）： 2007年04月19日
要約：

【課題】 MONOS型メモリ素子と、耐電圧が異なる(ゲート酸化膜の厚さが異なる)複数種類のMOS型トランジスタとを混載した半導体装置の微細化を容易にする。【解決手段】半導体基板1上のある素子領域2AにMONOS型メモリ素子10と通常耐圧のMOS型トランジスタ20とを隣接して設け、他の素子領域2Cに高耐圧のMOS型トランジスタ40を設けた半導体装置であって、MONOS型メモリ素子10におけるMOS型トランジスタ20と隣接する側と反対側の側面では、ONO膜11がエッチングされず、トンネル酸化膜13とメモリ窒化膜14とトップ酸化膜15とが一平面をなしている。そして、MONOS型モリ素子10の一方の側には膜厚が厚い第1ゲート酸化膜41が、他方の側には膜厚が薄い第2ゲート酸化膜21がそれぞれ存在している。【選択図】図1

請求項（抜粋）：

同一の半導体基板上にフィールド酸化膜によって隔離された複数の素子領域を有し、該素子領域のうちの異なる素子領域に耐電圧が異なるMOS型トランジスタを設け、該MOS型トランジスタのうち耐電圧が低い方の少なくとも一部のMOS型トランジスタと同一の素子領域内に、該MOS型トランジスタに隣接して、トンネル酸化膜と窒化膜とトップ酸化膜とを積層したONO膜とゲート電極とからなるMONOS型メモリ素子を設けた半導体装置であって、前記MONOS型メモリ素子における前記MOS型トランジスタと隣接する側と反対側の側面では、前記ONO膜の前記トンネル酸化膜と窒化膜とトップ酸化膜とが一平面をなしていることを特徴とする半導体装置。

IPC (5件)：

H01L 21/824 , H01L 27/115 , H01L 27/10 , H01L 29/788 , H01L 29/792

FI (3件)：

H01L27/10 434 , H01L27/10 481 , H01L29/78 371

Fターム (19件)：

5F083EP18 , 5F083EP24 , 5F083EP32 , 5F083ER03 , 5F083ER09 , 5F083ER14 , 5F083ER19 , 5F083GA27 , 5F083LA21 , 5F083PR43 , 5F083PR53 , 5F101BA45 , 5F101BB05 , 5F101BC02 , 5F101BD22 , 5F101BD27 , 5F101BE05 , 5F101BE07 , 5F101BH21

引用特許：

出願人引用 (4件)

特許第3113391号公報(第2頁、第10図)
特許第2635577号公報(第2-3頁、第1図)
不揮発性半導体メモリ装置およびその製造方法
公報種別：公開公報出願番号：特願2002-205714 出願人：ソニー株式会社

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審査官引用 (1件)

モノスゲート構造を有する不揮発性メモリ素子及びその製造方法
公報種別：公開公報出願番号：特願2002-070792 出願人：三星電子株式会社

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