特許
J-GLOBAL ID：200903002991649415

半導体素子

発明者：
小野 昇太郎

小野 昇太郎 について

, 
齋藤 渉

齋藤 渉 について

, 
川口 雄介

川口 雄介 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-105792
公開番号（公開出願番号）：特開2006-313892
出願日： 2006年04月07日
公開日（公表日）： 2006年11月16日
要約：
【課題】高耐圧で高アバランシェ耐量を有する半導体素子を提供する。【解決手段】n型ピラー層5とp型ピラー層2とを交互に配置したスーパージャンクション構造上に形mj成されたp型ベース層3にトレンチゲート型のゲート構造を有するMOSFETが形成されている。スーパージャンクション構造は、素子領域だけでなくその周囲の終端領域にも形成されており、素子領域におけるn型ピラー層5の幅Wn1[um]、p型ピラー層2の幅Wp1[um]、終端領域におけるn型ピラー層5の幅Wn2[um]、p型ピラー層2の幅Wp2[um]が、Wp1/Wn1<Wp2/Wn2を満たすようにされている。【選択図】図1
請求項（抜粋）：
第1導電型の第1半導体層と、 前記第1半導体層上に第1導電型の第1半導体ピラー層と第2導電型の第2半導体ピラー層とを前記第1半導体層の表面に沿った方向に交互に形成してなるピラー層と、 前記第1半導体層に電気的に接続された第1の主電極と、 前記ピラー層の表面に形成された第2導電型の半導体ベース層と、 前記半導体ベース層の表面に選択的に形成された第1導電型の半導体拡散層と、 前記半導体ベース層と半導体拡散層に接合するように形成された第2の主電極と、 前記半導体拡散層と前記第1半導体ピラー層との間にチャネルを形成するため前記半導体拡散層から前記第1半導体ピラー層に亘る領域に絶縁膜を介して形成された制御電極と を備え、 前記ピラー層は、素子領域だけでなくその周囲の終端領域にも形成されており、 前記素子領域と前記終端領域の同一深さ位置において、素子領域における前記第2半導体ピラー層の不純物濃度[cm-3]と、終端領域における前記第2半導体ピラー層の不純物濃度[cm-3]との間の差は±5%未満であり、 前記素子領域における第1半導体ピラー層の幅W11[um]及び第2半導体ピラー層の幅W21[um]、並びに前記終端領域における第1半導体ピラー層の幅W12[um]及び第2半導体ピラー層の幅W22[um]が [数1] W21/W11<W22/W12 の関係を満たすように形成されていることを特徴とする半導体素子。
IPC (1件)：
H01L 29/78
FI (3件)：
H01L29/78 652H ,  H01L29/78 652N ,  H01L29/78 653A
引用特許：
出願人引用 (1件)
  • 超接合半導体素子
    公報種別：公開公報   出願番号：特願2000-189590   出願人：富士電機株式会社
審査官引用 (2件)

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