特許
J-GLOBAL ID：200903006365614010

半導体装置および半導体装置の製造方法

発明者：
高橋 孝太

高橋 孝太 について

, 
岩本 進

岩本 進 について


出願人/特許権者：
富士電機ホールディングス株式会社

富士電機ホールディングス株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2004-216225
公開番号（公開出願番号）：特開2005-260199
出願日： 2004年07月23日
公開日（公表日）： 2005年09月22日
要約：
【課題】十分な耐圧を有する超接合半導体装置をトレンチ埋め込み法により作製すること。【解決手段】活性領域100を、幅と総不純物量がともに等しい第1のp半導体層2bおよび第1のn半導体層2aからなる並列pn層で構成し、チャージバランスの取れた構造とする。非活性領域200の、並列pn層のストライプに平行な部分を、第1のp半導体層2bよりも幅の広い第2のp半導体層3bと第1のn半導体層2aよりも幅の狭い第2のn半導体層3aとからなる第2の並列pn層で構成し、第2のn半導体層3aよりも第2のp半導体層3bの総不純物量を多くして、チャージアンバランスな構造とする。この構造を、第2のp半導体層3bを形成するためのトレンチの幅とピッチを、第1のp半導体層2bを形成するためのトレンチの幅とピッチと異ならせることにより、1回のトレンチ形成と1回のトレンチ埋め込みエピタキシャル成長により作製する。【選択図】 図1
請求項（抜粋）：
第1導電型の低抵抗層上に、第1導電型半導体層と第2導電型半導体層とを交互に繰り返し接合した並列pn層が設けられ、かつ該並列pn層が、オン状態のときに電流が流れる活性領域、および該活性領域の周囲の非活性領域の両方に配置された半導体装置であって、 非活性領域に配置された並列pn層の少なくとも一部では、第1導電型半導体層の総不純物量よりも第2導電型半導体層の総不純物量の方が多いことを特徴とする半導体装置。
IPC (2件)：
H01L29/78 ,  H01L21/336
FI (3件)：
H01L29/78 652H ,  H01L29/78 652N ,  H01L29/78 658A
引用特許：
出願人引用 (7件)
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審査官引用 (7件)
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