特許
J-GLOBAL ID：200903003025163014

半導体装置の製造方法

発明者：
福見 公孝

福見 公孝 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 小池 隆彌
公報種別：公開公報
出願番号（国際出願番号）：特願平10-306545
公開番号（公開出願番号）：特開2000-133708
出願日： 1998年10月28日
公開日（公表日）： 2000年05月12日
要約：
【要約】【課題】 下部電極と上部電極とは容量素子以外の配線と同一となる。つまり、2層配線以上の多層配線プロセスが必要となる。【解決手段】 まず、1層目金属配線5を形成した後、膜厚20nm程度のシリコン窒化膜3を形成し、更にスパッタ法により膜厚150nm程度の金属配線材料7を形成する。次に、1層目金属配線と、キャパシタ領域以外の金属配線材5、7及びシリコン窒化膜3をドライエッチングにより除去する。次に、キャパシタ形成領域以外の金属配線材料7とシリコン窒化膜3を除去する。次に、膜厚2500nm程度のPE-TEOS膜9を形成し、CMP法により膜厚500nm程度研磨する。次に、キャパシタ上部電極と2層目金属配線10とのヴィアホール領域のPE-TEOS膜9をドライエッチングにより開口し、ヴィアホール内にプラグを埋設する。その後、2層目金属配線10を形成し、ドライエッチングによって2層目金属配線10のパターニングし、配線を形成する。
請求項（抜粋）：
拡散領域を有する半導体素子が形成された半導体基板上に第1の層間絶縁膜を形成する工程と、上記第1の層間絶縁膜の上記拡散領域上にコンタクトホールを形成し、該コンタクホール内に導電性プラグを埋設する工程と、上記第1の層間絶縁膜上に、上記コンタクトプラグと電気的に接続された下部電極となる金属膜とキャパシタ絶縁膜となる絶縁膜と上部電極となる金属膜とを順次形成する工程と、キャパシタ形成領域及び配線形成領域をマスクして、上記上部電極及び下部電極となる金属膜と上記絶縁膜とを除去する工程と、キャパシタ形成領域のみをマスクして、上記上部電極となる金属膜及び上記絶縁膜を除去する工程と、全面に第2の層間絶縁膜を形成し、該第2の層間絶縁膜の所定の位置に上記キャパシタの上部電極又は下部電極となる金属膜表面が露出するようにコンタクトホールを形成し、該コンタクトホール内に導電性プラグを埋設する工程と、上記第2の層間絶縁膜上に配線材料を形成し、所定の形状にパターニングし、上記導電性プラグを介して、上記金属膜と電気的に接続された配線を形成する工程とを有することを特徴とする、半導体装置の製造方法。
IPC (4件)：
H01L 21/768 ,  H01L 21/3205 ,  H01L 27/04 ,  H01L 21/822
FI (4件)：
H01L 21/90 B ,  H01L 21/88 N ,  H01L 21/90 K ,  H01L 27/04 C
Fターム (28件)：
5F033HH08 ,  5F033JJ19 ,  5F033KK01 ,  5F033KK08 ,  5F033NN02 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR15 ,  5F033SS04 ,  5F033SS12 ,  5F033SS13 ,  5F033SS15 ,  5F033TT02 ,  5F033VV10 ,  5F033XX00 ,  5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038AC17 ,  5F038AC18
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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