半導体記憶装置及びその製造方法

発明者： , , ,
出願人/特許権者： ,
代理人 (1件)：清水守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-213354
公開番号（公開出願番号）：特開2000-049242
出願日： 1998年07月29日
公開日（公表日）： 2000年02月18日
要約：

【要約】【課題】制御すべき電極を単層とし、使用電源を低電圧化することにより、構造が簡単で、安価な半導体記憶装置及びその製造方法を提供する。【解決手段】 P型半導体基板201は必要に応じて素子間分離がなされている。シリコン表面から内部に向けての濃度プロファイルは、形成される素子の特性に応じて制御されている。ゲート電極204はポリシリコン、金属あるいはそれらの積層構造からなり、半導体基板201との間にゲート酸化膜203を挟んでいる。ソース電極あるいはドレイン電極となる拡散層202a,202bはゲート電極あるいはゲート電極とゲート電極に接するように形成された膜等による構成物をマスクとして自己整合的に形成されている。上記ゲート電極204上及び半導体基板201上には、酸化膜205が存在しており、その上に、高濃度に水素を含有するシリコンを組成中に含む層状膜206が存在する。さらに、層間の絶縁や、平坦性の確保を目的とした酸化膜207が任意の膜厚で存在し、さらに適当な温度の熱処理が施される。

請求項（抜粋）：

第1の導電型の半導体基板上にゲート酸化膜とゲート電極と、第2の導電型の拡散層からなるソース及びドレインを有し、前記ゲート電極の対向する2辺に近接する位置に配置されるMOS型トランジスタを備え、該MOS型トランジスタに接触するか、あるいはシリコン酸化膜等の緩衝膜を間に挟んで、高濃度に水素を含有するシリコンを組成中に含む層状膜が前記MOS型トランジスタ上の全体あるいはその一部を被うように形成され、かつ、前記層状膜の上部に絶縁膜を有することを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

Fターム (35件)：

5F001AB02 , 5F001AD12 , 5F001AD18 , 5F001AD62 , 5F001AE02 , 5F001AE03 , 5F001AE20 , 5F001AG02 , 5F001AG03 , 5F001AG07 , 5F001AG21 , 5F001AG30 , 5F001AG31 , 5F001AH07 , 5F083EP17 , 5F083EP22 , 5F083EP63 , 5F083ER02 , 5F083ER05 , 5F083ER09 , 5F083ER25 , 5F083GA09 , 5F083GA28 , 5F083GA30 , 5F083JA02 , 5F083JA32 , 5F083JA35 , 5F083JA39 , 5F083JA53 , 5F083NA02 , 5F083PR12 , 5F083PR18 , 5F083PR21 , 5F083PR29 , 5F083PR33

引用特許：

出願人引用 (6件)

特開昭61-224461
半導体装置に使用する絶縁膜
公報種別：公開公報出願番号：特願平8-100977 出願人：株式会社東芝
半導体装置の製造方法
公報種別：公開公報出願番号：特願平8-195439 出願人：新日本製鐵株式会社

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審査官引用 (9件)

特開平3-227069
特開昭61-224461
特開昭61-224461

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