特許
J-GLOBAL ID：200903003300146710

パワーデバイスの駆動回路

発明者：
滝沢 聡毅

滝沢 聡毅 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 森 哲也 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-318686
公開番号（公開出願番号）：特開2003-134797
出願日： 2001年10月16日
公開日（公表日）： 2003年05月09日
要約：
【要約】 (修正有)【課題】 異常検出に伴ってパワーデバイスを遮断する際に、高サージ電圧が印加されることを確実に回避し信頼性の向上を図る。【解決手段】 過電流を検出する過電流検出回路31及び過熱或いは不足電圧等の異常を検出する異常検出回路32の出力をOR回路34に入力し、過電流検出回路31及び異常検出回路32の何れかで異常を検出したときにMOSFET14及び15を制御し、IGBT3のゲート電圧Vgを低減させた状態で、IGBT3をオン制御するためのMOSFET12を遮断状態に切り換えてIGBT3を遮断させ、その後、IGBT3をオフ制御するためのMOSFET13を導通状態に切り換えるようにしたから、過電流発生時だけでなく、異常検出時にはIGBT3をソフト遮断することができ、高サージ電圧が印加されることを確実に回避することができる。
請求項（抜粋）：
パワーデバイスの過電流を検出する過電流検出手段と、前記パワーデバイスの過電流を除く異常を検出する異常検出手段と、前記過電流検出手段で過電流を検出したとき又は前記異常検出手段で異常を検出したときに前記パワーデバイスを遮断させる遮断手段と、前記過電流検出手段で過電流を検出したとき前記遮断手段が作動する前に前記パワーデバイスを流れる電流量を低減させる電流低減手段と、を備えたパワーデバイスの駆動回路において、前記電流低減手段は、前記異常検出手段で異常を検出したときにも前記電流量の低減を図るようになっていることを特徴とするパワーデバイスの駆動回路。
IPC (4件)：
H02M 1/00 ,  H02H 7/122 ,  H02M 1/08 351 ,  H02M 7/48
FI (5件)：
H02M 1/00 H ,  H02M 1/00 L ,  H02H 7/122 Z ,  H02M 1/08 351 A ,  H02M 7/48 M
Fターム (25件)：
5G053AA01 ,  5G053AA12 ,  5G053AA14 ,  5G053CA02 ,  5G053EA03 ,  5G053EB01 ,  5G053EC03 ,  5H007AA17 ,  5H007CA01 ,  5H007CB02 ,  5H007CB05 ,  5H007CC07 ,  5H007DC02 ,  5H007FA01 ,  5H007FA03 ,  5H007FA13 ,  5H007FA18 ,  5H007FA19 ,  5H740BA13 ,  5H740BB02 ,  5H740BB05 ,  5H740BC01 ,  5H740BC02 ,  5H740MM05 ,  5H740MM12
引用特許：
審査官引用 (3件)

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