特許
J-GLOBAL ID：200903003341145028

アサーション生成システムと回路検証システムおよびプログラムならびにアサーション生成方法

発明者：
山田 孝光

山田 孝光 について


出願人/特許権者：
株式会社リコー

株式会社リコー について


代理人 (2件)： 渡邉 昌幸 ,  磯村 雅俊
公報種別：公開公報
出願番号（国際出願番号）：特願2004-286042
公開番号（公開出願番号）：特開2006-099518
出願日： 2004年09月30日
公開日（公表日）： 2006年04月13日
要約：
【課題】 従来の技術では、回路仕様とアサーション記述との整合性一致は保証されないとの課題を解決し、例えばLSI等に対するアサーション検証の高信頼化および高効率化を可能とする。【解決手段】 本例のアサーション生成システム207は、グラフィカルエディタ(仕様入力手段)201により、ユーザ操作に基づき半導体集積回路の仕様(有限状態機械、処理シーケンス)を、状態遷移表や状態遷移図あるいはタイミングチャートや時系列図形で、グラフィカルに編集して当該半導体集積回路の設計データ(仕様書電子データ202)を生成し、構文解析器203およびプロパティ抽出器204からなるプロパティ生成手段により、設計データを元に、半導体集積回路の仕様に関して検証すべきプロパティを生成し、アサーション生成器205により、当該プロパティをアサーション記述言語206に変換する。【選択図】 図2
請求項（抜粋）：
半導体集積回路のアサーション検証に用いるアサーション記述を生成するアサーション生成システムであって、 ユーザ操作に基づき上記半導体集積回路の仕様をグラフィカルに編集して当該半導体集積回路の設計データもしくは仕様書及び仕様書確認用のドキュメントを生成する仕様入力手段と、 該仕様入力手段で生成した設計データを記憶する第1の記憶手段と、 該第1の記憶手段から上記仕様入力手段が生成した設計データを読み出し、該設計データを元に、上記半導体集積回路の仕様に関して検証すべきプロパティを生成するプロパティ生成手段と、 該プロパティ生成手段で生成したプロパティを記憶する第2の記憶手段と、 該第2の記憶手段から上記プロパティ生成手段が生成したプロパティを読み出し、該プロパティをアサーション記述に変換するアサーション生成手段と を有することを特徴とするアサーション生成システム。
IPC (1件)：
G06F 17/50
FI (1件)：
G06F17/50 664Z
Fターム (3件)：
5B046AA08 ,  5B046BA03 ,  5B046JA05
引用特許：
出願人引用 (2件) 審査官引用 (5件)
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引用文献：
審査官引用 (1件)
  • TRANSEDA は業界初のプロパティ・キャプチャ及び検証製品を発表します, 2003

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