特許

J-GLOBAL ID：200903003689785535

3-レベル不揮発性半導体メモリ装置及びその駆動方法

発明者： 朴 起台 ,  崔 正達 ,  ▲ジョ▼ 成奎
出願人/特許権者： 三星電子株式会社
代理人 (4件)： 志賀 正武 ,  渡邊 隆 ,  村山 靖彦 ,  実広 信哉
公報種別：公開公報
出願番号（国際出願番号）：特願2006-204977
公開番号（公開出願番号）：特開2007-042265
出願日： 2006年07月27日
公開日（公表日）： 2007年02月15日
要約：

【課題】レイアウト負担を軽減して動作速度を改善する不揮発性メモリ装置を提供する。【解決手段】本発明の不揮発性半導体メモリ装置は、第1メモリセルを有する第1ストリング及び第2メモリセルを有する第2ストリングを含むと共に、前記第1ストリングが所定の第1ビットラインに連結され、前記第2ストリングが所定の第2ビットラインに連結されるメモリアレイ;前記第1及び第2ビットラインを介して、前記メモリアレイに連結され、一組の第1〜第3ビットのデータを一組の第1及び第2メモリセルのスレショルド電圧レベルにマッピングするように駆動されるページバッファー;及び前記メモリアレイの選択されたメモリセルのワードラインを制御するローレコーダーを具備し、前記一組の第1及び第2メモリセルは、前記第1ストリング及び前記第2ストリングに分散して配置され、同じワードラインによって制御される。【選択図】図8

請求項（抜粋）：

不揮発性半導体メモリ装置において、 第1メモリセルを有する第1ストリング及び第2メモリセルを有する第2ストリングを含むと共に、前記第1ストリングが所定の第1ビットラインに連結され、前記第2ストリングが所定の第2ビットラインに連結されるメモリアレイ; 前記第1及び第2ビットラインを介して、前記メモリアレイに連結され、一組の第1〜第3ビットのデータを一組の第1及び第2メモリセルのスレショルド電圧レベルにマッピングするように駆動されるページバッファー;及び 前記メモリアレイの選択されたメモリセルのワードラインを制御するローレコーダーを具備し、 前記一組の第1及び第2メモリセルは、前記第1ストリング及び前記第2ストリングに分散して配置され、同じワードラインによって制御されることを特徴とする、不揮発性半導体メモリ装置。

IPC (3件)：

G11C 16/06 ,  G11C 16/04 ,  G11C 16/02

FI (5件)：

G11C17/00 634G ,  G11C17/00 622E ,  G11C17/00 641 ,  G11C17/00 622A ,  G11C17/00 611G

Fターム (14件)：

5B125BA02 ,  5B125BA19 ,  5B125CA01 ,  5B125CA06 ,  5B125CA30 ,  5B125DA03 ,  5B125DA09 ,  5B125EA01 ,  5B125EA05 ,  5B125ED06 ,  5B125ED07 ,  5B125EE04 ,  5B125EE19 ,  5B125FA01

引用特許：

審査官引用 (2件)

• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-234767   出願人：株式会社東芝
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-216280   出願人：株式会社東芝