特許
J-GLOBAL ID：200903004061566571

感知動作が改善された不揮発性メモリおよび方法

発明者：
セルニア,ラウル-エイドリアン

セルニア,ラウル-エイドリアン について

, 
リ,ヤン

リ,ヤン について


出願人/特許権者：
サンディスク コーポレイション

サンディスク コーポレイション について


代理人 (1件)： 井ノ口 壽
公報種別：公表公報
出願番号（国際出願番号）：特願2004-540129
公開番号（公開出願番号）：特表2006-508483
出願日： 2003年09月23日
公開日（公表日）： 2006年03月09日
要約：
ソースラインバイアスは、読み書き回路のグランドループのゼロでない抵抗によりもたらされるエラーである。感知中、メモリセルのコントロールゲート電圧は、その抵抗での電圧降下により誤ってバイアスされる。当該グランドループを流れる電流が減少されるときに、このエラーが最小にされる。マルチパス感知のための特徴および技術を有する読み書き回路によってソースラインバイアスを減少させる方法が達成される。1ページのメモリセルが並列に感知されるとき、各パスは、与えられた境界電流値より高い伝導電流を有するメモリセルを識別し、シャットダウンするのに役立つ。特に、識別されたメモリセルは、現在のパスでの感知が全て完了した後にシャットダウンされる。このようにして、シャットダウン動作は感知動作を妨げない。高電流セルからの寄与を除去することによって電流の総量が顕著に低減されるので、後続のパスでの感知はソースラインバイアスによる影響を受けにくくなる。感知改良の他の一つの態様では、複数のセンス増幅器を制御して当該センス増幅器の電源および環境の変化への依存を低減させるために基準センス増幅器が使用される。
請求項（抜粋）：
並列に感知されるべき複数のメモリセルを有する不揮発性メモリデバイスで、各メモリセルはソース電極を有し、前記複数のメモリセルのソース電極は互いに結合されて1つの複合ソースラインを成し、この不揮発性メモリデバイスで感知を行う方法において、 (a)2つの記憶状態を識別するために所定の境界電流値を供給するステップと、 (b)前記複数のメモリセルを並列に感知するステップと、 (c)前記所定の境界電流値より高い伝導電流を有するそれらメモリセルを識別するステップと、 (d)並列に感知される前記複数のメモリセルの中のそれら高電流メモリセルの全てを識別した後に、それら高電流メモリセルの伝導電流を抑制するステップと、 (e)(b)から(d)までを所定回数反復するステップと、 (f)前記複数のメモリセルを最終パスで並列に感知するステップと、 を含むことを特徴とする方法。
IPC (2件)：
G11C 16/06 ,  G11C 16/02
FI (6件)：
G11C17/00 634B ,  G11C17/00 613 ,  G11C17/00 634G ,  G11C17/00 641 ,  G11C17/00 601Q ,  G11C17/00 634C
Fターム (19件)：
5B125BA02 ,  5B125BA05 ,  5B125BA09 ,  5B125BA19 ,  5B125CA15 ,  5B125CA20 ,  5B125DA03 ,  5B125EA01 ,  5B125EA05 ,  5B125EB01 ,  5B125EB02 ,  5B125ED06 ,  5B125EE02 ,  5B125EE04 ,  5B125EE12 ,  5B125EE18 ,  5B125EJ08 ,  5B125FA01 ,  5B125FA02
引用特許：
出願人引用 (21件)
  • 米国特許第5,595,924号
  • 米国特許第5,903,495号
  • 米国特許第6,046,935号
全件表示
審査官引用 (2件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平9-333816   出願人：株式会社東芝
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平9-253816   出願人：株式会社東芝

前のページに戻る

TOP

BOTTOM