特許

J-GLOBAL ID：200903004098401319

テスト回路

発明者： 土田 裕久
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-180467
公開番号（公開出願番号）：特開平11-016393
出願日： 1997年06月20日
公開日（公表日）： 1999年01月22日
要約：

【要約】【課題】論理回路とメモリを有し自己診断回路を有する半導体装置において、冗長回路への置換えはもちろんフェイルビットマップ情報を容易に出力でき、試験を容易化するテスト回路の提供。【解決手段】キャッシュメモリ等記憶装置の不良箇所の有無を判定する自己診断回路を備える半導体集積回路において、自己診断回路は自己診断動作において、記憶装置101の不良箇所の位置を検出する不良位置検出手段103と、該不良位置検出手段に記憶した不良箇所の位置データを圧縮し、圧縮した不良位置データを外部装置に出力する手段104を備える。

請求項（抜粋）：

キャッシュメモリ等の記憶装置と、前記記憶装置の不良箇所の有無を判定する自己診断回路と、を備える半導体集積回路であって、前記自己診断回路が、自己診断動作において、前記記憶装置の不良箇所の位置を検出する不良位置検出手段と、前記不良位置検出手段から出力された前記不良箇所の位置データを圧縮する手段と、前記圧縮した不良位置データを外部に出力する手段と、を備えることを特徴とするテスト回路。

IPC (6件)：

G11C 29/00 671 ,  G11C 29/00 675 ,  G01R 31/28 ,  G06F 11/22 360 ,  G06F 12/16 310 ,  G11C 11/413

FI (7件)：

G11C 29/00 671 B ,  G11C 29/00 675 L ,  G06F 11/22 360 A ,  G06F 12/16 310 C ,  G01R 31/28 B ,  G01R 31/28 V ,  G11C 11/34 341 D

引用特許：

審査官引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-199583   出願人：富士通株式会社
• 半導体メモリ集積回路
  公報種別：公開公報   出願番号：特願平4-266958   出願人：日本電気株式会社