特許

J-GLOBAL ID：200903004350536788

FPGA内のシリアライザ/デシリアライザの統合型テスト

発明者： レシー,オースティン・エイチ
出願人/特許権者： ザイリンクス インコーポレイテッド
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公表公報
出願番号（国際出願番号）：特願2003-515867
公開番号（公開出願番号）：特表2004-537054
出願日： 2002年05月30日
公開日（公表日）： 2004年12月09日
要約：

フィールドプログラマブルゲートアレイ(FPGA)デバイスは、高速シリアライザ/デシリアライザ(SERDES)を含む。このフィールドプログラマブルゲートアレイにより、動作速度で、SERDESの、プログラム可能なビルトインテストが可能になる。デジタルクロックマネージャ回路により、クロック信号は、SERDES回路に負荷をかけるように結合される。FPGAのロジックアレイは、テストパターンを生成してSERDES回路によって受取られたデータを分析するように、プログラムすることができる。巡回冗長検査(CRC)キャラクタ、または他の誤り検査キャラクタを、ロジックアレイを用いて生成することもできる。FPGAは、テスト中に通信回路に大規模なテストを行ない、そのテストの結果を記憶することができる。実質的にテスト時間をかけずに、または複雑なテスト装置なしに、外部のテスタがテストの結果を読出すことができる。テストが完了した後、このデバイスは、テストを行なうためにデバイスに何ら費用をかけることなく、エンドユーザ機能を実行するように再びプログラムされ得る。

請求項（抜粋）：

ロジックアレイと、 データ通信接続部と、 前記データ通信接続部および前記ロジックアレイに結合されたシリアライザ/デシリアライザ回路とを含み、前記ロジックアレイは、前記シリアライザ/デシリアライザ回路にテスト動作を行なうようにプログラム可能であり、エンドアプリケーションを実行するように後で再びプログラムされる、フィールドプログラマブルゲートアレイ(FPGA)。

IPC (6件)：

G01R31/28 ,  G06F11/00 ,  G06F11/22 ,  H01L21/822 ,  H01L27/04 ,  H03K19/173

FI (7件)：

G01R31/28 V ,  G06F11/22 310B ,  G06F11/22 330D ,  G06F11/22 330F ,  H03K19/173 101 ,  H01L27/04 T ,  G06F9/06 630A

Fターム (29件)：

2G132AA02 ,  2G132AC05 ,  2G132AG01 ,  2G132AK07 ,  2G132AK29 ,  2G132AL09 ,  2G132AL32 ,  5B048AA20 ,  5B048CC11 ,  5B048DD05 ,  5B076CA08 ,  5B076EB02 ,  5F038DF01 ,  5F038DF05 ,  5F038DT03 ,  5F038DT07 ,  5F038DT08 ,  5F038DT10 ,  5F038DT15 ,  5F038DT17 ,  5F038DT18 ,  5F038EZ20 ,  5J042BA03 ,  5J042BA11 ,  5J042CA00 ,  5J042CA16 ,  5J042CA18 ,  5J042CA20 ,  5J042DA05

引用特許：

審査官引用 (2件)

• プログラマブルロジックデバイス及びその試験方法並びに試験用データ作成方法
  公報種別：公開公報   出願番号：特願平9-200413   出願人：富士通株式会社
• LSIテスト装置
  公報種別：公開公報   出願番号：特願平3-307877   出願人：日本電気株式会社