特許
J-GLOBAL ID：200903004388674343

積層化チップ半導体装置

発明者：
稲葉 健仁

稲葉 健仁 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 工藤 実 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-095091
公開番号（公開出願番号）：特開2000-294722
出願日： 1999年04月01日
公開日（公表日）： 2000年10月20日
要約：
【要約】【課題】チップの積層化の際の幾何学的制約を緩和する。【解決手段】第1チップ1と第2チップ2とからなり、第1チップ1の裏面側と第2チップ2の裏面側とが対向し、第1チップ1と第2チップ2の表面側に電極が形成されている。このような裏面対向配置による多層化チップは、配線構造に関して配置の幾何学的制約から開放される。第1チップ1の裏面側と第2チップ2の裏面側との間に接合材3が介設され、接合材3は絶縁性であることが好ましい。両チップ1,2のいずれか一方のチップ1の表面がインターポーザー4に接合され、インターポーザー4はプリント配線基板に接合する面を有している。
請求項（抜粋）：
第1チップと、第2チップとからなり、前記第1チップの裏面側と前記第2チップの裏面側とが対向し、前記第1チップと前記第2チップの表面側に電極が形成されている積層化チップ半導体装置。
IPC (3件)：
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18
引用特許：
審査官引用 (4件)
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