pMOSの製造方法、及びCMOSの製造方法

発明者：
出願人/特許権者：
代理人 (1件)：大垣孝
公報種別：公開公報
出願番号（国際出願番号）：特願平8-049206
公開番号（公開出願番号）：特開平9-246534
出願日： 1996年03月06日
公開日（公表日）： 1997年09月19日
要約：

【要約】【課題】 nMOS及びpMOSのどちらも高速動作が可能であり、さらにpMOSにおいてショートチャネル効果が起きにくいCMOSの製造方法を提供すること。【解決手段】シリコン基板11に、Pウエル13a及びNウエル13bを形成する。次に、領域17aに、パンチスルーサプレッションインプラ及びチャネルインプラを行ない、領域17bに、パンチスルーサプレッションインプラを行なう。次に、この試料のシリコン基板表面上にシリコン膜19a,19bをエピタキシャル成長させることにより形成する。第1段階のシリコン膜19a1 ,19b1 は、膜中でのボロンの濃度が例えば2.4×1018cm-3程度になる条件で10nmの膜厚に形成し、第2段階のシリコン膜19a2 ,19b2 は、該膜中でのボロンの濃度が例えば2.4×1018cm-3程度になる条件で10〜40nmの膜厚に形成する。その後、ゲート電極27a,27bを形成した後、ソース及びドレインを形成する。

請求項（抜粋）：

シリコン基板を用いてpMOSを製造するに当たり、前記シリコン基板に、素子間分離用絶縁膜を形成して、pMOS形成予定領域を決定する工程と、前記pMOS形成予定領域のシリコン基板の表面上に、p型不純物を含むシリコン膜を、該シリコン膜中でのp型不純物濃度が前記シリコン基板の表面に向かうに従って高くなるように、エピタキシャル成長させて形成する工程と、前記シリコン膜上に、ゲート酸化膜を形成する工程と、前記ゲート酸化膜上に、ゲート電極を形成する工程と、その後、ソース及びドレインを形成する工程とを含むことを特徴とするpMOSの製造方法。

引用特許：

審査官引用 (3件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平5-303625 出願人：株式会社東芝
半導体装置の製造方法
公報種別：公開公報出願番号：特願平5-102867 出願人：株式会社東芝
トランジスタ
公報種別：公開公報出願番号：特願平4-310285 出願人：テキサスインスツルメンツインコーポレイテツド

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