電界効果トランジスタおよび形成方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：坂口博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-190957
公開番号（公開出願番号）：特開平10-070274
出願日： 1997年07月16日
公開日（公表日）： 1998年03月10日
要約：

【要約】【課題】素子が小形化するにつれて深刻化する、サブミクロンFET素子の自己アライメント型高抵抗ソース/ドレイン・コンタクトと高抵抗ゲート電極の問題を克服すること。【解決手段】半導体基板12と、ソースとドレインとを形成し、その間にチャネルを画定する2つの離隔したショットキー金属半導体化合物領域20、22と、ソースおよびドレイン上の誘電層18と、チャネル上のゲート誘電層26と、ゲートを形成する前記ゲート誘電層上の導電層32とを含む。

請求項（抜粋）：

電界効果トランジスタを形成する方法において、単結晶半導体材料の基板を選択するステップと、前記基板上に犠牲層を形成するステップと、ショットキー金属-半導体障壁を形成するのに適合した材料を含み、選択された仕事関数を有する金属層を前記犠牲層上に形成するステップと、前記金属層上に絶縁層を形成するステップと、前記絶縁層および前記金属層にゲート開口部を形成するステップと、前記基板と前記犠牲層と前記金属層とを加熱し、前記金属層と前記犠牲層とを反応させて前記基板上にショットキー金属-半導体障壁を形成するステップと、前記ゲート開口部内の前記犠牲層を除去して前記基板を露出させるステップと、前記ゲート開口部内の前記基板上および前記開口部の側壁上にゲート誘電層を形成するステップと、前記ゲート開口部内の前記ゲート誘電層上に導電層を形成するステップと、前記導電層をパターン形成してゲート電極を画定するステップとを含み、前記ゲート電極の向かい合った側にある前記ショットキー金属障壁が前記電界効果トランジスタのソースとドレインに対応している方法。

IPC (2件)：

H01L 29/78 , H01L 29/872

FI (4件)：

H01L 29/78 301 S , H01L 29/48 P , H01L 29/78 301 G , H01L 29/78 301 H

引用特許：

審査官引用 (8件)

特開昭56-032769
特開昭61-244069
特開昭59-011681

全件表示

前のページに戻る