特許

J-GLOBAL ID：200903004996990509

チップ形積層セラミックコンデンサ

発明者： 安田 冨郎 ,  梅田 旬宏 ,  杉山 浩司 ,  北村 武久
出願人/特許権者： 日立エーアイシー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平9-013226
公開番号（公開出願番号）：特開平10-199747
出願日： 1997年01月10日
公開日（公表日）： 1998年07月31日
要約：

【要約】【課題】 セラミック焼結体3に加わる物理的ストレスの影響を低減し、この焼結体3内にクラック17が、発生することで短絡故障に到る確率を極小にできるチップ形積層セラミックコンデンサ1を得る。【解決手段】 セラミック焼結体3に加わる物理的ストレスによる焼結体3内に発生するクラック17を解決する手段として、先ずその第1としては、X.第1層の端子電極幅12は、0.0〜0.3mm以内とし、第2の電極層6により完全に被覆20され、更に、第3の電極層7を形成する。次に、その第2としては、Y.エンドマージン13は、X.第1層の端子電極幅12に等しいかそれより大なるように設定することにより、チップ形積層セラミックコンデンサ1の電気的短絡故障モードを極小になるように解決しようとするものである。

請求項（抜粋）：

セラミック誘電体層(3),(3A)と導電性内部電極(9),(10)とを、前記導電性内部電極層(9),(10)が相対向する端面に導出するように、交互に積層した積層体(4)と、前記積層体(4)の前記端面(8)に銅バリヤ端子電極(11)を有したチップ形積層セラミックコンデンサ(1)において、前記X.第1層の端面電極幅(12)は、0.0〜0.3mm以内で、第2の電極層(6)により完全に被覆(20)され、更に前記電極層(6)の上に第3の電極層(7)を形成することを特徴とするチップ形積層セラミックコンデンサ(1)。

IPC (3件)：

H01G 4/12 352 ,  H01G 4/30 301 ,  H01G 4/30

FI (3件)：

H01G 4/12 352 ,  H01G 4/30 301 F ,  H01G 4/30 301 B

引用特許：

審査官引用 (2件)

• セラミック電子部品の製造方法
  公報種別：公開公報   出願番号：特願平8-236344   出願人：松下電器産業株式会社
• セラミック電子部品
  公報種別：公開公報   出願番号：特願平4-180838   出願人：ティーディーケイ株式会社