特許
J-GLOBAL ID：200903005021731410

半導体装置及びその製造方法

発明者：
大内 和也

大内 和也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-187970
公開番号（公開出願番号）：特開2001-015748
出願日： 1999年07月01日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】 ゲート電極端部のリーク電流の発生を抑制し、かつ、ソース/ドレイン拡散層形成時のイオン注入において、基板に注入される不純物のドーズ量の低下を抑制する。【解決手段】 半導体基板10上に窒素を含むゲート絶縁膜25を形成し、このゲート絶縁膜25上に選択的にゲート電極27を形成する。その後、後酸化が行われ、全面にゲート後酸化膜28が形成される。これによって、ゲート電極27端部のゲート絶縁膜25は、ゲート電極27側の膜厚28dに対して半導体基板10側の膜厚28bが1/3以下となる。
請求項（抜粋）：
半導体基板上に形成された窒素を含むゲート絶縁膜と、前記ゲート絶縁膜上に選択的に形成されたゲート電極と、前記ゲート電極の表面に形成された後酸化膜と、前記ゲート電極の両側の前記半導体基板の表面に形成された拡散層とを有することを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 21/8234 ,  H01L 27/088
FI (2件)：
H01L 29/78 301 G ,  H01L 27/08 102 C
Fターム (26件)：
5F040DA00 ,  5F040DA02 ,  5F040DB03 ,  5F040EC07 ,  5F040EC19 ,  5F040ED03 ,  5F040ED09 ,  5F040EF02 ,  5F040EF11 ,  5F040EK05 ,  5F040FA12 ,  5F040FA16 ,  5F040FA19 ,  5F040FB02 ,  5F040FC00 ,  5F040FC04 ,  5F040FC10 ,  5F048AC03 ,  5F048BB06 ,  5F048BB07 ,  5F048BB11 ,  5F048BC06 ,  5F048BE03 ,  5F048BG14 ,  5F048DA18 ,  5F048DA27
引用特許：
審査官引用 (4件)
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