論理素子、プログラム可能論理装置、データ処理システムおよび論理素子の作成方法

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出願人/特許権者：
代理人 (5件)：青木篤 , 鶴田準一 , 島田哲郎 , 下道晶久 , 西山雅也
公報種別：公開公報
出願番号（国際出願番号）：特願2004-033729
公開番号（公開出願番号）：特開2004-248282
出願日： 2004年02月10日
公開日（公表日）： 2004年09月02日
要約：

【課題】大きなLUT(ルックアップテーブル)または複数の小さなLUTを実現する高速かつ低コストなプログラム可能論理回路素子を提供する。【解決手段】論理素子100は記憶素子、MPX(マルチプレクサ)および制御部を含む。MPXは記憶素子に接続される入力104及び次高位MPX(4-LUTs102内)の入力に接続される出力をもつ最高レベルMPX(4-LUTs102内)と第二レベルのMPX106、116の出力に接続される入力および少なくとも1つの出力114をもつ第一レベルMPX110とを含んで複数レベルに段階的に配列される。制御部104、108、112はMPX 4-LUTs102内、MPX106、116、110に接続される。第一動作(非分割)モードでは制御部は第一レベルMPX110の少なくとも1つの出力において第一モード出力114を決定し、第二動作(分割)モードでは制御部は第一レベルでないMPXの選択された出力における複数第二モード出力118、120を決定する。【選択図】図1

請求項（抜粋）：

複数の記憶素子と、前記記憶素子に接続される入力および次に高位のレベルのマルチプレクサの入力に接続される出力を有する最高レベルのマルチプレクサと第二のレベルのマルチプレクサの出力に接続される入力および少なくとも1つの出力を有する第一のレベルのマルチプレクサとを含んで複数のレベルに配列される複数のマルチプレクサと、前記マルチプレクサに接続される複数の制御部と、を備える論理素子において、第一の動作モードにおいては、前記制御部が、前記第一のレベルのマルチプレクサの前記少なくとも1つの出力における第一モード出力を決定し、第二の動作モードにおいては、前記制御部が、前記第一のレベルではないマルチプレクサの選択された出力における複数の第二モード出力を決定する、ことを特徴とする論理素子。

IPC (1件)：

H03K19/173

FI (1件)：

H03K19/173 101

Fターム (4件)：

5J042BA04 , 5J042BA11 , 5J042DA01 , 5J042DA03

引用特許：

審査官引用 (4件)

FPGA繰返し可能相互接続構成体
公報種別：公表公報出願番号：特願平10-545662 出願人：ザイリンクス,インコーポレイテッド
毛髪化粧料
公報種別：公開公報出願番号：特願平3-181224 出願人：花王株式会社
フィールドプログラマブルゲートアレイ
公報種別：公開公報出願番号：特願平7-327757 出願人：エイ・ティ・アンド・ティ・コーポレーション

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