特許
J-GLOBAL ID：200903039025282670

ルックアップテーブル、ルックアップテーブルを備えるプログラマブル論理回路装置、および、ルックアップテーブルの構成方法

発明者：
末吉 敏則

末吉 敏則 について

, 
飯田 全広

飯田 全広 について


出願人/特許権者：
株式会社半導体理工学研究センター

株式会社半導体理工学研究センター について


代理人 (1件)： 石田 敬 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-199644
公開番号（公開出願番号）：特開2003-018000
出願日： 2001年06月29日
公開日（公表日）： 2003年01月17日
要約：
【要約】【課題】 従来、例えば、FPGAにおいて、LUTの入力数および出力数は共に固定値であり、実装面積の増加をもたらすことになっていた。【解決手段】 M入力N出力のルックアップテーブル7であって、複数のLUTユニット731〜738と、該複数のLUTユニットによる内部構成を制御する内部構成制御手段71,721〜726とを備えるように構成する。
請求項（抜粋）：
M入力N出力のルックアップテーブルであって、複数のLUTユニットと、該複数のLUTユニットによる内部構成を制御する内部構成制御手段とを備えることを特徴とするルックアップテーブル。
IPC (2件)：
H03K 19/177 ,  H01L 21/82
FI (2件)：
H03K 19/177 ,  H01L 21/82 A
Fターム (17件)：
5F064AA08 ,  5F064BB03 ,  5F064BB04 ,  5F064BB12 ,  5F064BB16 ,  5F064BB19 ,  5F064BB40 ,  5F064DD50 ,  5F064FF04 ,  5F064FF36 ,  5J042BA08 ,  5J042BA11 ,  5J042CA22 ,  5J042CA23 ,  5J042CA26 ,  5J042DA01 ,  5J042DA02
引用特許：
審査官引用 (6件)
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