特許
J-GLOBAL ID：200903005039781090
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-200588
公開番号（公開出願番号）：特開2000-031147
出願日： 1998年07月15日
公開日（公表日）： 2000年01月28日
要約：
【要約】【課題】デュアルダマシン・プロセスにおいて、埋込み配線の抵抗の増大を招かずに、薄肉化の問題を解決すること。【解決手段】第2の層間絶縁膜3上にCMPストッパ膜4を形成した後にヴィアホール5および配線溝6を形成し、次にライナー膜7を形成した後にヴィアホール5および配線溝6の内部を埋め込むように全面に接続プラグ電極および埋込み配線としての金属膜8を形成し、次にヴィアホール5および配線溝6の外部の余剰なCMPによって除去する工程とを有し、CMPストッパ膜4の膜厚を十分に厚くして第2の層間絶縁膜3がCMPによって研磨されることを防止し、またライナー膜7の膜厚を薄くしてデュアルダマシン配線8の抵抗の増加を抑制する。
請求項（抜粋）：
絶縁膜上に保護膜を形成する工程と、この保護膜、前記絶縁膜を順次エッチングして、これらの保護膜と絶縁膜とからなる積層膜に配線溝を形成する工程と、前記配線溝の表面を被覆するように、前記積層膜上に第1導電膜を形成する工程と、前記配線溝の内部を前記第1導電膜を介して埋め込むように全面に第2導電膜を形成する工程と、前記絶縁膜を前記保護膜により保護することによって、前記絶縁膜を削ることなく、前記配線溝の外部の前記第1および第2導電膜を除去することによって、前記第2導電膜からなる埋込み配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
FI (2件)：
H01L 21/88 K
, H01L 21/88 R
5F033AA02
, 5F033AA04
, 5F033AA17
, 5F033AA19
, 5F033AA29
, 5F033AA66
, 5F033AA68
, 5F033BA12
, 5F033BA15
, 5F033BA17
, 5F033BA25
, 5F033BA38
, 5F033BA46
, 5F033DA04
, 5F033DA35
, 5F033DA36
, 5F033DA38
, 5F033EA25
, 5F033EA33
