特許
J-GLOBAL ID：200903005132537000
固体撮像素子のCDS回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
松浦 兼行
公報種別：公開公報
出願番号（国際出願番号）：特願2005-362622
公開番号（公開出願番号）：特開2007-166449
出願日： 2005年12月16日
公開日（公表日）： 2007年06月28日
要約：
【課題】従来のCDS回路は、画素数を増加した時に、高速動作させる事が難しく、また、水平ブランキング期間では水平信号線のDC値がほぼ電源電圧まで上昇してしまい、1H期間の読み出しの最初の画素読み出し時に正しい信号が出力できない。【解決手段】ブランキング時CDS回路40は、ブランキング期間内の最初の水平駆動信号1周期分にて、トランジスタ43、44をオンとし、コンデンサC17とC18の電位が同電位とし、クランプ動作により、水平信号線3、4はC17とC18の各電位に応じた電位に固定される。C17とC18の電位は、遮光されている画素25からの電位であるから、水平信号線3の信号レベルは画素出力信号に近いDC電圧に保持される。カラム毎CDS回路部30、ブランキング時CDS回路部40及び水平読み出し部50は、画素部の上下に各1系統ずつ、計2系統設けられ、列方向の画素から信号を交互に読み出す。【選択図】図1
請求項（抜粋）：
光を電荷に変換して蓄積する光電変換領域と、前記電荷を転送する電荷転送手段と、前記電荷転送手段により転送された電荷に応じた信号を出力する信号出力用トランジスタとを含む単位画素が、複数規則的に配列された固体撮像素子の前記複数の単位画素のうち、列方向に配列された前記単位画素毎に設けられており、前記固体撮像素子で発生する固定パターンノイズを抑圧するCDS回路であって、
前記列方向に配列された単位画素から読み出された信号を保持する第1の保持手段と、
前記列方向に配列された単位画素のリセット時の画素リセット信号を保持する第2の保持手段と、
前記第1の保持手段に保持された信号と前記第2の保持手段に保持された画素リセット信号とを同電位とする第1のスイッチ手段と、
前記第1の保持手段に保持された信号を第1の水平信号線へ出力する第1の出力手段と、
前記第2の保持手段に保持された信号を第2の水平信号線へ出力する第2の出力手段と、
前記第1及び第2の出力手段により前記第1及び第2の水平信号線へ信号が出力される読み出し期間以外のブランキング期間において、遮光されている所定の画素から読み出された信号を保持する第3の保持手段と、
前記ブランキング期間において、前記所定の画素のリセット時の画素リセット信号を保持する第4の保持手段と、
前記第3の保持手段に保持された信号と前記第4の保持手段に保持された画素リセット信号とを同電位とする第2のスイッチ手段と、
前記第3の保持手段に保持された信号を、前記ブランキング期間において前記第1の水平信号線へ出力する第3の出力手段と、
前記第4の保持手段に保持された信号を、前記ブランキング期間において前記第2の水平信号線へ出力する第4の出力手段と、
前記第1又は第3の出力手段を介して出力された、前記第1又は第3の保持手段に保持された信号と前記第1又は第2のスイッチ手段により同電位とされたときの前記第1又は第3の保持手段の電位との差をとる第1の減算手段と、
前記第2又は第4の出力手段を介して出力された、前記第2又は第4の保持手段に保持された前記画素リセット信号と前記第1又は第2のスイッチ手段により同電位とされたときの前記第2又は第4の保持手段の電位との差をとる第2の減算手段と、
入力端子に直列接続された直列コンデンサと帰還路に帰還コンデンサとスイッチからなる並列回路を有するオペアンプにより構成されており、前記第1の減算手段の減算結果と前記第2の減算手段の減算結果とを差動増幅して、前記第1及び第2の減算結果の差分を出力する差動増幅手段と
を有し、前記差動増幅手段の増幅率は前記直列コンデンサの容量値と前記帰還コンデンサの容量値との比で決定されることを特徴とする固体撮像素子のCDS回路。
IPC (2件)：
FI (3件)：
H04N5/335 E
, H04N5/335 P
, H01L27/14 A
4M118AA05
, 4M118AB01
, 4M118BA14
, 4M118CA04
, 4M118DB09
, 4M118DB11
, 4M118DD09
, 4M118DD10
, 4M118DD12
, 4M118FA06
, 4M118FA33
, 4M118GB02
, 5C024CX04
, 5C024GY31
, 5C024HX02
, 5C024HX13
, 5C024HX35
