特許
J-GLOBAL ID：200903005139694780
テスト機能内蔵半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-314699
公開番号（公開出願番号）：特開平10-162600
出願日： 1996年11月26日
公開日（公表日）： 1998年06月19日
要約：
【要約】【課題】 自己テスト機能を内蔵し、かつチップ面積の小さい半導体記憶装置を提供する。【解決手段】 半導体記憶装置において、メモリセル19のテスト時に、テスト用のクロックを発生するテストクロック発生器25aと、列アドレスを与える列アドレスカウンタ33aと、行アドレスを与える第1行アドレスカウンタ33bおよび第2行アドレスカウンタ33cと、テストデータを生成し、また、メモリセルに書き込まれたデータを読み出し、テストデータと比較するデータ生成/比較器39aと、所定時間を計測するタイマ47と、これらの各回路を制御するシーケンサ部とを備え、メモリセル19に対してデータの書き込み/読み出しテストを行うBIST回路23aを設けた。
請求項（抜粋）：
データ保持のためにリフレッシュ動作が必要なメモリセルと、前記リフレッシュ動作時にリフレッシュ時間を与えるリフレッシュ用タイマとを含む半導体記憶装置において、前記メモリセルのテスト時にテスト用クロックを発生するテストクロック発生手段と、所定の状態を有する順序回路で実現され、前記メモリセルのテスト時に前記状態に応じた制御信号を出力するシーケンサ手段と、前記シーケンサ手段からの前記制御信号に基づき、テストデータの書き込みまたは読み出し時に行アドレスを生成する行アドレスカウンタと、前記シーケンサ手段からの前記制御信号に基づき、テストデータの書き込みまたは読み出し時に列アドレスを生成する列アドレスカウンタと、前記シーケンサ手段からの前記制御信号に基づき、テストデータを生成し、また、前記メモリセルに書き込まれたデータを読み出し、前記テストデータと比較し、比較結果を出力するデータ生成比較手段とを備えた内蔵自己テスト部を設け、前記内蔵自己テスト部は、前記テスト用クロックと同期して、前記シーケンサ手段の制御に基づき、前記行アドレスカウンタおよび前記列アドレスカウンタの値に基づいて、前記メモリセルに前記データ生成比較手段で生成された前記テストデータを書き込み、前記メモリセル内の各セルに対してディスターブを行ない、その後、前記メモリセルに書き込まれたデータを読み出し、該読み出したデータを前記テストデータと比較することにより前記メモリセルの自己テストを可能としたことを特徴とするテスト機能内蔵半導体記憶装置。
引用特許：
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